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文檔簡介
考試需知考試時(shí)間:2015年6月25日,第16周周四,7、8節(jié)考試地點(diǎn):學(xué)院樓B座139—?jiǎng)恿?31(31)、暖131(前24)基礎(chǔ)樓A座307—暖131(后14)、暖132(40)考試范圍:PPT內(nèi)容,課本例題、公式、作業(yè)題考試形式:一紙開不能帶課本?。?!不能交頭接耳?。。∈謾C(jī)關(guān)機(jī)?。?!不能帶各種電子設(shè)備、計(jì)算器!??!不要咬文嚼字!不要自作聰明!8.1
數(shù)字電路基礎(chǔ)8.3
邏輯函數(shù)及化簡8.2
邏輯門電路第
8
章組合邏輯電路8.4
組合邏輯電路的分析和設(shè)計(jì)8.5
組合邏輯部件一類稱為模擬信號,它是指時(shí)間上和數(shù)值上的變化都是連續(xù)平滑的信號,如圖(a)中的正弦信號,處理模擬信號的電路叫做模擬電路。電子電路中的信號分為兩大類:一類稱為數(shù)字信號,它是指時(shí)間上和數(shù)值上的變化都是不連續(xù)的,如圖(b)中的信號,處理數(shù)字信號的電路稱為數(shù)字電路。(b)(a)8.1數(shù)字電路基礎(chǔ)邏輯電路組合邏輯電路時(shí)序邏輯電路現(xiàn)時(shí)的輸出僅取決于現(xiàn)時(shí)的輸入除與現(xiàn)時(shí)輸入有關(guān)外還與原狀態(tài)有關(guān)電路結(jié)構(gòu)輸入輸出之間的邏輯關(guān)系§8.1.1邏輯代數(shù)邏輯變量(自變量)普通代數(shù)的自變量具有一定取值范圍,表達(dá)某一意義。例如時(shí)間t,取值范圍[0,+∞),表示時(shí)間的變化。邏輯變量的取值范圍為0和1,表示兩種狀態(tài)。邏輯函數(shù)(因變量)普通是隨著它的自變量變化的因變量,具有一定的值域。邏輯函數(shù)是隨著邏輯變量變化的函數(shù),它的值域?yàn)?和1。與門國標(biāo)符號與門國際流行符號§8.1.2基本邏輯運(yùn)算AB&表
與邏輯舉例狀態(tài)表開關(guān)S1開關(guān)S2燈斷斷滅斷合滅合合斷滅合亮S1S2圖
與邏輯舉例燈電源1.與、或、非三種基本邏輯關(guān)系(1)
與邏輯關(guān)系只有當(dāng)決定某一事件的條件全部具備時(shí),這一事件才會發(fā)生。這種因果關(guān)系稱為與邏輯關(guān)系?;蜷T國標(biāo)符號或門國際流行符號AB表
或邏輯舉例狀態(tài)表開關(guān)S1開關(guān)S2燈斷斷滅斷合亮合合斷亮合亮(2)
或邏輯關(guān)系只要在決定某一事件的各種條件中,有一個(gè)或幾個(gè)條件具備時(shí),這一事件就會發(fā)生。這種因果關(guān)系稱為或邏輯關(guān)系。S1燈電源圖
或邏輯舉例S2表
非邏輯舉例狀態(tài)表開關(guān)S燈斷亮合滅燈S圖
非邏輯舉例電源(3)
非邏輯關(guān)系事件發(fā)生的條件具備時(shí),事件不會發(fā)生;事件發(fā)生的條件不具備時(shí),事件發(fā)生。這種因果關(guān)系稱為非邏輯關(guān)系。AA非門國標(biāo)符號非門國際流行符號1(1)(2)(3)AB+PABP≥11APABPABPAP&ABPAP圖
基本邏輯的邏輯符號與邏輯符號或邏輯符號非邏輯符號ABP現(xiàn)行國家標(biāo)準(zhǔn)過去適用的符號國外常用的符號ABABABAB與非門或非門&1131&13異或:輸入的兩個(gè)變量相同時(shí),輸出為0;相反時(shí),輸出為1。AB同或:輸入的兩個(gè)變量相同時(shí),輸出為1;相反時(shí),輸出為0。AB2.其他邏輯關(guān)系表
與邏輯真值表表
或邏輯真值表表
非邏輯真值表ABP001010110001ABP001010110111AP0110在邏輯代數(shù)中用字母表示邏輯變量,邏輯變量在二值邏輯中只有0和1兩種取值,以代表兩種不同的邏輯狀態(tài)。用狀態(tài)變量和取值可以列出表示三種基本邏輯關(guān)系的圖表,稱為邏輯真值表,或簡稱真值表。2.真值表表示方法
分析邏輯電路時(shí)只用兩種相反的工作狀態(tài),并用1或0表示。如開關(guān)接通用1表示,開關(guān)斷開用0表示。燈亮可用1表示,燈滅可用0表示。
正邏輯系統(tǒng):高電位用1表示,低電位用0表示。
負(fù)邏輯系統(tǒng):高電位用0表示,低電位用1表示。1、TTL電平(TTL電路是晶體管-晶體管邏輯電路的英文縮寫(Transister-Transister-Logic)):輸出高電平>2.4V,輸出低電平<0.4V。在室溫下,一般輸出高電平是3.5V,輸出低電平是0.2V。2、CMOS電平(CMOS是金屬-氧化物-半導(dǎo)體(Metal-Oxide-Semiconductor)):1邏輯電平電壓接近于電源電壓,0邏輯電平接近于0V。而且具有很寬的噪聲容限。設(shè):uA=0,
uB=uC=3V
則
DA導(dǎo)通,
DB、
DC截止。uY=0.3VY=0uA,uB,uC中任意一個(gè)或兩個(gè)為0,
Y=0
設(shè):3V為高電位1,0.3V為低電位0,二極管管壓降為0.3V。8.2.1門電路:實(shí)現(xiàn)各種邏輯關(guān)系的電路1.與門電路
+12VABCDADCuY
=0.3VYR8.2邏輯門電路設(shè):
uA=uB=uC=0DA、DB、DC都導(dǎo)通Y=0uY=0.3VuY=3.3V設(shè):uA=uB=uC=3V
uY=3.3V,
Y=1DA、DB、DC都導(dǎo)通
+12VABCDADBDCuY
=0.3VYR
+12VABCDADBDCYR
由以上分析可知:只有當(dāng)A、B、C全為高電平時(shí),輸出端才為高電平。正好符合與門的邏輯關(guān)系。與邏輯關(guān)系式:Y=ABCABCY&
+12VABCDADBDCYR與門邏輯狀態(tài)表與邏輯關(guān)系式:Y=ABCABCY&ABCY00000000000111100001111010101011設(shè):
uA=3V,uB=uC=0V
則
DA導(dǎo)通。
uY=3–0.3=2.7V
DB、DC截止,
Y=1uA,
uB,
uC中任意一個(gè)或兩個(gè)為1,
Y=12.或門電路DA
–12VYABCuY=2.7VR設(shè):uA=uB=uC=3VDA
、DB、DC都導(dǎo)通uY=2.7V,Y=1uY=–0.3V設(shè):uA=uB=uC=0VDA、DB、DC都導(dǎo)通uY=–0.3V,
Y=0DA
–12VYABCDBDCuY=2.7VRDA
–12VYABCDBDCR或邏輯關(guān)系式:Y=A+B+C
由以上分析可知:只有當(dāng)A、B、C全為低電平時(shí),輸出端才為低電平。正好符合或門的邏輯關(guān)系。DA
–12VYABCDBDCRABCY≥1設(shè):uA=3V,T
飽和導(dǎo)通。?+UCCRCT–UBBRBRkAYuY=0.3VuY=0.3V,Y=0。3.晶體管非門電路
設(shè):
uA=0V,
T截止A1Y?RCTRBRkAYuY=UCC?uY=UCC
,Y=1
由以上分析可知:當(dāng)A為低電平時(shí),輸出端為高電平。當(dāng)A為高電平時(shí),輸出端為低電平。正好符合非門的邏輯關(guān)系。+UCC–UBB非門邏輯狀態(tài)表AY0011
由以上分析可知:當(dāng)輸入端A、B、C均為高電平時(shí),輸出端Y為低電平。當(dāng)輸入端A、B、C中只要有一個(gè)為低電平,輸出端Y就為高電平,正好符合與非門的邏輯關(guān)系。ABCY&與非門的邏輯功能:全1出0,有0出1。+5VABCT1R1R2T2T3T4T5R3R5R4YT1等效電路+5VA
B
CR1C1B18.2.2TTL與非門電路多發(fā)射極晶體管+5VABCT1R1R2T2T3T4T5R3R5R4Y
設(shè):
uA=0.3VuB=uC=3.6V,則
UB1=0.3+0.7=1VRLuY=5–ube3–ube4–uR2拉電流UB1=1VuY=3.6V?T2、T5截止,T3、
T4導(dǎo)通,小=5–0.7–0.7=3.6VY=1+5VA
B
CR1C1B11.輸入不全為
1+5VABCT1R1R2T2T3T4T5R3R5R4Y設(shè)
uA=uB=uC=3.6V,輸入端全部是高電平,UB1升高,足以使T2、T5導(dǎo)通,uo=0.3V,Y=0。且UB1=2.1V,T1發(fā)射結(jié)全部反偏。UC2=UCE2+UBE5=0.3+0.7=1V,使T3導(dǎo)通,T4截止。灌電流T1R1+UccUB1=2.1VUC2=1VuY=0.3V+5VA
B
CR1C1B12.輸入全為1
由以上分析可知:當(dāng)輸入端A、B、C均為高電平時(shí),輸出端Y為低電平。當(dāng)輸入端A、B、C中只要有一個(gè)為低電平,輸出端Y就為高電平,正好符合與非門的邏輯關(guān)系。ABCY&與非門的邏輯功能:全1出0,有0出1。
TTL與非門組件就是將若干個(gè)與非門電路,經(jīng)過集成電路工藝制作在同一芯片上。&+UC141312111098
1234567地74LS00&&&74LS00組件含有兩個(gè)輸入端的與非門四個(gè)。+5VABT1R1R2T2T3T4T5R3R5R4YDEUB1=1VE=0時(shí),UB1=1V,T2、T5
截止;二極管D導(dǎo)通,使UB3=1V。T3、T4截止,輸出端開路(高阻狀態(tài))。E=1時(shí),二極管
D截止,Y=AB,同TTL與非門。UB3=1V8.2.3三態(tài)輸出與非門電路ABY&E三態(tài)門邏輯符號E為控制端且高電平有效,即E=1時(shí),同TTL與非門,Y=AB;E=0時(shí),輸出端為高阻狀態(tài)。AB&E用三態(tài)門接成總線結(jié)構(gòu)AB&EAB&EAB&E8.3
邏輯函數(shù)化簡8.3.1邏輯代數(shù)運(yùn)算法則邏輯代數(shù):按一定邏輯規(guī)律進(jìn)行運(yùn)算的代數(shù)。(1)基本邏輯運(yùn)算1.邏輯加(或運(yùn)算)P=A+B運(yùn)算規(guī)則: 0+0=0 0+1=1 1+0=1 1+1=1一般形式: A+0=A
A+1=1
A+A=A2.邏輯乘(與運(yùn)算)P=A·B運(yùn)算規(guī)則: 0·0=0 0·1=0 1·0=0 1·1=1一般形式: A·1=A
A·0=0
A·A=A表
兩輸入變量或非
邏輯真值表ABP001010111000
(b)
或非邏輯P=A+B(1)(2)(3)圖
復(fù)合邏輯符號+B≥1AABABPPP(b)或非邏輯(c)
與或非邏輯P=A·B+C·D(1)(2)(3)圖
復(fù)合邏輯符號&≥1PBADCPBADC+PBADC(c)與或非邏輯表
輸入變量與或非邏輯真值表ABP000000001110C0011D0101011110001110001101011000011111100011010111111111000000110101(2)運(yùn)算法則基本運(yùn)算法則:交換率:結(jié)合率:分配率:證明:吸收率:證:證:反演率:小結(jié):
邏輯函數(shù)的表示方法(1)
邏輯狀態(tài)表ABCY00000100000111100001111010101011(2)
邏輯式(1)
常采用與—或表達(dá)式的形式;(2)
在狀態(tài)表中選出使函數(shù)值為1的變量組合;(3)
變量值為1的寫成原變量,為
0的寫成反變量,得到其值為1的乘積項(xiàng)組合。(4)
將這些乘積項(xiàng)加起來(邏輯或)
得到“與—或”邏輯函數(shù)式。(3)
邏輯圖由邏輯式得到邏輯圖ABC&>111Y&8.3.2邏輯函數(shù)的化簡[例1]
應(yīng)用邏輯代數(shù)運(yùn)算法則化簡下列邏輯式:[解]已知組合邏輯電路圖,確定它們的邏輯功能。(2)
對邏輯函數(shù)表達(dá)式化簡或變換;組合邏輯電路:邏輯電路在某一時(shí)刻的輸出狀態(tài)僅由該時(shí)刻電路的輸入信號所決定。分析步驟:(1)
根據(jù)邏輯圖,寫出邏輯函數(shù)表達(dá)式;(4)
由狀態(tài)表確定邏輯電路的功能。(3)
根據(jù)最簡表達(dá)式列出狀態(tài)表;8.4.1組合邏輯電路分析的簡述8.4組合邏輯電路的分析[例2]
分析下圖邏輯電路的功能。狀態(tài)表ABY000011101110功能:當(dāng)A、B取值不相同時(shí),輸出為1。是異或門。AB=1YY&&&AB&異或門符號[例3]
分析下圖的邏輯功能。
&&&ABF真值表相同為“1”不同為“0”同或門=1[例4]
分析下圖的邏輯功能。
&&&&ABF真值表相同為“0”不同為“1”異或門=18.4.2組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)可采用窮舉法設(shè)計(jì)步驟:對設(shè)計(jì)任務(wù)的邏輯電路功能描述;寫出真值表;轉(zhuǎn)化為邏輯表達(dá)式(進(jìn)行化簡);以最簡與或表達(dá)式形式;得到適當(dāng)?shù)倪壿嬜儞Q形式;最終畫出邏輯電路圖。例:設(shè)計(jì)三人表決電路(A、B、C)。每人一個(gè)按鍵,如果同意則按下,不同意則不按。結(jié)果用指示燈表示,多數(shù)同意時(shí)指示燈亮,否則不亮。1、首先指明邏輯符號取“0”、“1”的含義。三個(gè)按鍵A、B、C按下時(shí)為“1”,不按時(shí)為“0”。輸出是F,多數(shù)贊成時(shí)是“1”,否則是“0”。邏輯狀態(tài)表2、根據(jù)題意列出真值表(邏輯狀態(tài)表)3.轉(zhuǎn)化為邏輯表達(dá)式并進(jìn)行化簡4、根據(jù)邏輯表達(dá)式畫出邏輯圖。&1&&ABBCF&&&&ABCF若用與非門實(shí)現(xiàn)8.5.1加法器8.5組合邏輯部件加法運(yùn)算的基本規(guī)則:(1)逢二進(jìn)一。(2)最低位是兩個(gè)數(shù)最低位的疊加,不需考慮進(jìn)位。(3)其余各位都是三個(gè)數(shù)相加,包括加數(shù)、被、加數(shù)和低位來的進(jìn)位。(4)任何位相加都產(chǎn)生兩個(gè)結(jié)果:本位和、向高位的進(jìn)位。
只求本位和,不考慮低位的進(jìn)位。實(shí)現(xiàn)半加操作的電路叫做半加器。COSCABC=AB半加器邏輯圖半加器邏輯符號A、B為兩個(gè)加數(shù);C為向高位的進(jìn)位;S為半加和。狀態(tài)表ABC0000101011S010110=1&ABSC1.半法器
被加數(shù)、加數(shù)以及低位的進(jìn)位三者相加稱為“全加”,實(shí)現(xiàn)全加操作的電路叫做全加器。Ci-1:來自低位的進(jìn)位Ci:向高位的進(jìn)位2.全加器COCiAiBiCISiCi-1半加器半加器AiBiCi-1CiSiSAiBiSCi-1>1AiBiCi-1Si00000001101110001111010010111011狀態(tài)表Ci01111000全加器邏輯符號
[例1]
用兩個(gè)全加器組成一個(gè)邏輯電路以實(shí)現(xiàn)兩個(gè)二位二進(jìn)制數(shù)的加法運(yùn)算。COA0B0CIS0COC1A1B1CIS101101101
全加器SN74LS183的管腳圖其它組件:SN74H83---四位串行進(jìn)位全加器。SN74283---四位超前進(jìn)位全加器。1.
二—十進(jìn)制編碼器編碼:用數(shù)字或符號來表示某一對象或信號的過程稱為編碼。
在數(shù)字電路中,一般用的是二進(jìn)制編碼,n位二進(jìn)制代碼可以表示
2n個(gè)信號
將十進(jìn)制的十個(gè)數(shù)0,1,2,···,9編成二進(jìn)制代碼的電路稱二—十進(jìn)制編碼器,這種二—十進(jìn)制代碼稱BCD碼。8.5.2
編碼器1.二進(jìn)制代碼的位數(shù)十個(gè)數(shù)碼,取n等于4。2.列編碼表
四位二進(jìn)制代碼共有十六種狀態(tài),取任何十種狀態(tài)都可以表示0~9十個(gè)數(shù)。8421編碼是在四位二進(jìn)制代碼的十六種狀態(tài)中,取出前十種狀態(tài),表示0~9十個(gè)數(shù),后六個(gè)狀態(tài)去掉。8421編碼表00000100012001030011401005010160110701118100091001輸入十進(jìn)制數(shù)輸出Y3Y2Y1Y0(I0)(I1)(I2)(I3)(I4)(I5)(I6)(I7)(I8)(I9)3.由編碼表寫出邏輯式00000100012001030011401005010160110701118100091001輸入十進(jìn)制數(shù)
輸出Y3Y2Y1Y0(I0)(I1)(I2)(I3)(I4)(I5)(I6)(I7)(I8)(I9)編碼器&&&&???????????????+5V1k10Y30123456789
01114.由邏輯式畫出邏輯圖Y2Y1Y0S0S1S2S3S4S5S6S7S8S9優(yōu)先編碼器
根據(jù)請求信號的優(yōu)先級別,按次序進(jìn)行編碼。如CT74LS147型10/4線優(yōu)先編碼器。8.5.3
譯碼器
譯碼是編碼的反過程,將二進(jìn)制代碼按編碼時(shí)的原意翻譯成對應(yīng)的信號或十進(jìn)制數(shù)碼(輸出)。1.
二進(jìn)制譯碼器例如:2線—4線譯碼器、3線—8線譯碼器、4線—16線譯碼器等?,F(xiàn)以3線—8線譯碼器74LS138為例說明。
輸入三位二進(jìn)制代碼:ABC,輸出八個(gè)信號低電平有效:現(xiàn)以3—8線譯碼器74LS138為例說明。其余輸出為1,·
·
·ABC=000時(shí),1.譯碼器的狀態(tài)表
輸入
輸出ABC00000101001110011010111101111111101111111101111111101111111101111111101111111101111111102.譯碼器邏輯式…3.譯碼器邏輯圖1.半導(dǎo)體數(shù)碼管abfgecd?fg
abedc?+abcdefg?abcdefg+++++?將十進(jìn)制數(shù)碼管分成七個(gè)字段,每段為一個(gè)發(fā)光二極管。共陰極接法共陽極接法8.5.4
二—十進(jìn)制顯示譯碼器2.七段顯示譯碼器
七段顯示譯碼器的功能是把8421二—十進(jìn)制代碼譯成對應(yīng)于數(shù)碼管的七個(gè)字段信號,驅(qū)動數(shù)碼管顯示出相應(yīng)的十進(jìn)制數(shù)碼。74LS247譯碼器接共陽極數(shù)碼管。它有四個(gè)輸入端A0,A1,A
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