第四章組合邏輯電路(龍)

第4章組合邏輯電路

概述組合邏輯電路中的競爭冒險(xiǎn)數(shù)值比較器數(shù)據(jù)選擇器譯碼器和數(shù)據(jù)分配器編碼器組合邏輯電路的分析和設(shè)計(jì)方法本章小結(jié)加法器常用組合邏輯電路主要要求：

掌握組合邏輯電路和時(shí)序邏輯電路的概念。

掌握組合邏輯電路的特點(diǎn)，了解其描述方法。4.1

概述

指任一時(shí)刻的輸出只取決于同一時(shí)刻輸入狀態(tài)的組合，而與電路原有的狀態(tài)無關(guān)的電路。

數(shù)字電路根據(jù)邏輯功能特點(diǎn)的不同分為

組合邏輯電路

時(shí)序邏輯電路

指任一時(shí)刻的輸出不僅取決于同一時(shí)刻輸入信號的組合，而且與電路原有的狀態(tài)有關(guān)的電路。一、組合邏輯電路的概念

組合邏輯電路的邏輯功能特點(diǎn)：

沒有存儲和記憶功能。

組合電路的組成特點(diǎn)：

由門電路構(gòu)成，不含記憶單元，只存在從輸入到輸出的通路，沒有反饋回路。組合電路的描述方法主要有邏輯表達(dá)式、真值表、卡諾圖和邏輯圖等。二、組合邏輯電路的特點(diǎn)與描述方法

主要要求：掌握組合邏輯電路分析方法與設(shè)計(jì)方法。4.2組合邏輯電路的分析方法和設(shè)計(jì)方法

4.2.1組合邏輯電路的分析分析思路：基本步驟：

根據(jù)給定邏輯電路，找出輸出輸入間的邏輯關(guān)系，從而確定電路的邏輯功能。

根據(jù)給定邏輯圖寫出輸出邏輯式，并進(jìn)行必要的化簡列真值表分析邏輯功能輸出11001100YBA輸入0011100111[例]分析下圖所示邏輯電路的功能。解：(1)寫出輸出邏輯函數(shù)式(3)分析邏輯功能(2)列邏輯函數(shù)真值表

通過分析真值表可知：當(dāng)A、B輸入的狀態(tài)不同時(shí)，輸出Y=1；當(dāng)A、B輸入的狀態(tài)相同時(shí)，輸出Y=0；因此，圖示電路具有異或功能，為異或門。Y3ABYY1Y2Y2YY1Y3為了方便寫表達(dá)式，可在圖中標(biāo)注中間變量，如Y1、Y2、Y3[例]分析下圖所示邏輯電路的功能。解：(1)寫出輸出邏輯函數(shù)式ABCYY1YY1001010100111(3)分析邏輯功能(2)列邏輯函數(shù)真值表111011101001110010100000YCBA輸出輸入01010000111100001111

通過分析真值表可知：A、B、C三個(gè)輸入變量中，有奇數(shù)個(gè)1時(shí)，輸出為1，否則輸出為0。因此，圖示電路為三位奇校驗(yàn)電路。0101001100111111由Si表達(dá)式可知，當(dāng)輸入有奇數(shù)個(gè)1時(shí)，Si

=1，否則Si=0。[例]分析下圖電路的邏輯功能。解：(2)列真值表(1)寫出輸出邏輯函數(shù)式AiBiCi-1CiSiAiBiCi-10100011110

1

1

1

1111011101001110010100000CiSiCi-1BiAi輸出輸入11110000由Ci

表達(dá)式可畫出其卡諾圖為：11101000列出真值表[例]分析下圖電路的邏輯功能。解：(2)列真值表(1)寫出輸出邏輯函數(shù)式AiBiCi-1CiSi111011101001110010100000CiSiCi-1BiAi輸出輸入1111000011101000(3)分析邏輯功能將兩個(gè)一位二進(jìn)制數(shù)Ai、Bi

與低位來的進(jìn)

位Ci-1相加，Si為本位和，Ci為向高位產(chǎn)生的

進(jìn)位。這種功能的電路稱為全加器。[例]分析下圖電路的邏輯功能。

分析邏輯功能M為控制位.M=0時(shí):全加器,同前(C為低位進(jìn)位）M=1時(shí):帶借位的減法器,將兩個(gè)一位二進(jìn)制數(shù)A、B

與低位來的借位C

相減，S

為本位差，CO

為向高位產(chǎn)生的借位。4.2.2組合邏輯電路的設(shè)計(jì)

設(shè)計(jì)思路：與分析過程相反，根據(jù)給定邏輯要求，設(shè)計(jì)出實(shí)現(xiàn)該功能的最佳邏輯電路。

一、基本設(shè)計(jì)步驟工程上的最佳設(shè)計(jì)，通常需要用多個(gè)指標(biāo)去衡量，主要考慮的問題有以下幾個(gè)方面：①所用的邏輯器件數(shù)目最少，器件的種類最少，且器件之間的連線最少。這樣的電路稱“最小化”（最簡）電路。②滿足速度要求，應(yīng)使級數(shù)最少，以減少門電路的延遲。③功耗小，工作穩(wěn)定可靠。一、邏輯抽象。將文字描述的邏輯命題轉(zhuǎn)換成真值表叫邏輯抽象。1、分析事件的因果關(guān)系，確定輸入變量和輸出變量。

一般把事情的原因定為輸入變量，事情的結(jié)果作為輸出變量。2、定義邏輯狀態(tài)的含義——邏輯賦值。

用二值邏輯的0、1兩種狀態(tài)分別代表輸入、輸出變量的兩種不同狀態(tài)。這里0和1的具體含義由設(shè)計(jì)者人為選定。3、列真值表：

組合邏輯電路的設(shè)計(jì)一般可按以下步驟進(jìn)行：一、邏輯抽象。二、寫出邏輯表達(dá)式三、化簡。（若選定器件類型，則變換為與門電路相對應(yīng)的最簡式。）四、畫邏輯電路圖。（原理性設(shè)計(jì)已完成）

五、工藝設(shè)計(jì)。包括設(shè)計(jì)機(jī)箱、面板、電源、顯示電路、控制開關(guān)等等。最后還必須完成組裝、測試。

邏輯圖③②①④實(shí)際邏輯問題真值表邏輯表達(dá)式最簡（或最合理）表達(dá)式設(shè)三個(gè)閥門為A、B、C，其開通時(shí)取值為1，關(guān)閉時(shí)取值為0；輸出為Y，發(fā)出正常工作信號時(shí)為1，否則為0。由此得真值表如右。[例]在三個(gè)閥門中,有兩個(gè)或三個(gè)閥門開通時(shí)，才能輸出正常工作信號；否則輸出信號不正常，試設(shè)計(jì)一個(gè)能輸出正常信號的邏輯電路。解：(1)邏輯抽象（分析設(shè)計(jì)要求，列出真值表）110010100000YCBA輸出輸入100011111011101001111111110

二、設(shè)計(jì)舉例

1.單輸出組合邏輯電路的設(shè)計(jì)

(3)根據(jù)輸出邏輯式畫邏輯圖YABC(2)化簡輸出函數(shù)Y=AB+BC+ACABC0100011110

1

1

1

1

0

0

0

0，并求最簡與非式=AB+BC+AC=AB·BC·AC門電路種類最少BiAi輸入CiSi輸出相加的兩個(gè)數(shù)本位和向高位的進(jìn)位解：(2)求最簡輸出函數(shù)式Ci

=Ai

Bi(3)畫邏輯圖10110101011000111BiAi輸入CiSi輸出00[例]試設(shè)計(jì)半加器電路。將兩個(gè)1位二進(jìn)制數(shù)相加，而不考慮低位進(jìn)位的運(yùn)算電路，稱為半加器。SiCiAiBi(1)分析設(shè)計(jì)要求，列真值表。2.多輸出組合邏輯電路的設(shè)計(jì)用與非門實(shí)現(xiàn)的半加器電路為AiBiSiCi1

iiiBAC=iiiiiBABAS+=iiiiiiABABBA.=此式雖非最簡，但這樣可利用

Ci中的信號

AiBi，省去實(shí)現(xiàn)

Ai和

Bi的兩個(gè)非門，從而使整體電路最簡。4.3

若干常用組合邏輯電路人們在實(shí)踐中遇到各種邏輯問題，設(shè)計(jì)了許多邏輯電路。然而，我們發(fā)現(xiàn)，其中有些邏輯電路經(jīng)常、大量出現(xiàn)在各種數(shù)字系統(tǒng)當(dāng)中。為了方便使用，各廠家已經(jīng)把這些邏輯電路制造成中規(guī)模集成的組合邏輯電路產(chǎn)品。比較常用的有編碼器、譯碼器、數(shù)據(jù)選擇器、加法器和數(shù)值比較器等等。下面分別進(jìn)行介紹。HalfAdder，簡稱HA。它只將兩個(gè)1位二進(jìn)制數(shù)相加，而不考慮低位來的進(jìn)位。1011010101100000CSBA輸出輸入ABSCOCO∑4.3.1加法器

1、半加器一、1位加法器FullAdder，簡稱FA。能將本位的兩個(gè)二進(jìn)制數(shù)和鄰低位來的進(jìn)位數(shù)進(jìn)行相加。1111110011101010100110110010100110000000CiSiCi-1BiAi輸出輸入ABSCOCO∑CICI設(shè)在第i位兩個(gè)二進(jìn)制數(shù)相加。

2、全加器兩個(gè)多位二進(jìn)制數(shù)相加其低位進(jìn)位輸出端依次連至相鄰高位的進(jìn)位輸入端，最低位進(jìn)位輸入端接地。因此，高位數(shù)的相加必須等到低位運(yùn)算完成后才能進(jìn)行，這種進(jìn)位方式稱為串行進(jìn)位。運(yùn)算速度較慢。其進(jìn)位數(shù)直接由加數(shù)、被加數(shù)和最低位進(jìn)位數(shù)形成。各位運(yùn)算并行進(jìn)行。運(yùn)算速度快。串行進(jìn)位加法器超前進(jìn)位加法器二、多位加法器模擬手工計(jì)算方式串行進(jìn)位加法器舉例A3B3C3S3CO∑CIS2S1S0A2B2A1B1A0B0CO∑CICO∑CICO∑CICI加數(shù)A輸入A3A2A1A0B3B2B1B0B3B2B1B0加數(shù)B輸入低位的進(jìn)位輸出CO依次加到相鄰高位的進(jìn)位輸入端CI。相加結(jié)果讀數(shù)為

C3S3S2S1S0和數(shù)進(jìn)位數(shù)4個(gè)全加器構(gòu)成，電路結(jié)構(gòu)簡單傳輸延遲時(shí)間長（最差需要經(jīng)過4個(gè)全加器的延遲時(shí)間）。超前進(jìn)位加法器74LS283邏輯圖只需經(jīng)過三級門電路的延遲時(shí)間，等價(jià)于1位全加器的時(shí)間延遲?；驹恚杭拥降趇位的進(jìn)位輸入信號是兩個(gè)加數(shù)第i位以前各位（0至i-1）的函數(shù)，可在相加前由A,B兩數(shù)確定。優(yōu)點(diǎn)：快，每1位的和及最后的進(jìn)位基本同時(shí)產(chǎn)生。缺點(diǎn)：電路復(fù)雜。例如：超前進(jìn)位加法器舉例：CT74LS283相加結(jié)果讀數(shù)為C3S3S2S1S04位二進(jìn)制加數(shù)B輸入端4位二進(jìn)制加數(shù)A輸入端低位片進(jìn)位輸入端本位和輸出端向高位片的進(jìn)位輸出A3A2A1A0B3B2B1B0CICOS3S2S1S0C3∑CT74LS283邏輯符號[例]試用4位加法器CT74LS283設(shè)計(jì)一個(gè)8421BCD碼轉(zhuǎn)換為余3BCD碼輸出的電路。余3BCD碼為8421BCD碼加0011，如取輸入A3A2A1A0為8421BCD碼，B3B2B1B0=0011，進(jìn)位輸入CI=0，輸出S3S2S1S0為S3S2S1S0=8421BCD+0011即為余3BCD碼

解：余3碼1A0A1A2A3B0B1B2B3CICO4S0S1S2S3C3∑8421BCD碼轉(zhuǎn)換為余3碼的電路8421BCD碼例：試用兩片4位超前進(jìn)位加法器74LS283構(gòu)成一個(gè)8位加法器。解：低位芯片的高位進(jìn)位輸出端接高位芯片的低位進(jìn)位輸入端。高位低位主要要求：

理解編碼的概念。

掌握常用編碼器的類型、邏輯功能和使用方法。4.3.2編碼器編碼

用二進(jìn)制代碼表示某個(gè)事物或特定對象，這一過程稱為編碼。實(shí)現(xiàn)編碼功能的電路

常用編碼器普通編碼器優(yōu)先編碼器

編碼器(即Encoder)編碼器的概念與類型

使用編碼技術(shù)可以大大減少數(shù)字電路系統(tǒng)中信號傳輸線的條數(shù)，同時(shí)便于信號的接收和處理。例如：一個(gè)由8個(gè)開關(guān)組成的鍵盤，直接接入：需要8條信號傳輸線；編碼器：只需要3條數(shù)據(jù)線。（每組輸入狀態(tài)對應(yīng)一組3位二進(jìn)制代碼）一、普通編碼器

定義：任何時(shí)刻只允許輸入一個(gè)有效編碼請求信號，否則輸出將發(fā)生混亂。

舉例：以一個(gè)三位二進(jìn)制普通編碼器為例，說明普通編碼器的工作原理。普通編碼器的方框圖返回輸入：八個(gè)信號（對象）

I0~I7

（二值量）八個(gè)病房呼叫請求輸出：三位二進(jìn)制代碼

Y2Y1Y0稱八線—三線編碼器對病房編碼

I0

I1I2

I3I4

I5

I6

I7Y2Y1Y0１０００００００００００１００００００００１００１００００００１００００１０００００１１００００１０００１０００００００１００１０１００００００１０１１００００００００１１１１編碼器輸入輸出的對應(yīng)關(guān)系設(shè)輸入信號為1表示對該輸入進(jìn)行編碼。任何時(shí)刻只允許輸入一個(gè)編碼請求表達(dá)式、電路圖？其它輸入取值組合不允許出現(xiàn)，為無關(guān)項(xiàng)。3位二進(jìn)制編碼器的真值表邏輯表達(dá)式：(利用無關(guān)項(xiàng)化簡)二、優(yōu)先編碼器在優(yōu)先編碼器中，允許同時(shí)輸入兩個(gè)以上的有效編碼請求信號。當(dāng)幾個(gè)輸入信號同時(shí)出現(xiàn)時(shí)，只對其中優(yōu)先權(quán)最高的一個(gè)進(jìn)行編碼。

優(yōu)先級別的高低由設(shè)計(jì)者根據(jù)輸入信號的輕重緩急情況而定。如根據(jù)病情而設(shè)定優(yōu)先權(quán)。設(shè)I7的優(yōu)先級別最高，I6次之，依此類推，I0最低。3位二進(jìn)制優(yōu)先編碼器的真值表74LS148電路的功能表例：八線—三線優(yōu)先編碼器74LS148

（1）選通輸入端：只有在=0時(shí)，編碼器才處于工作狀態(tài)；而在=1時(shí)，編碼器處于禁止?fàn)顟B(tài)，所有輸出端均被封鎖為高電平。SS禁止?fàn)顟B(tài)工作狀態(tài)

(2)編碼輸入端：邏輯符號輸入端上面均有“—”號，這表示編碼輸入低電平有效。I0~I7低電平有效允許編碼，但無有效編碼請求優(yōu)先權(quán)最高(3)編碼輸出端：從功能表可以看出，74LS148編碼器的編碼輸出是反碼。Y2、Y1、Y0允許編碼，但無有效編碼請求正在優(yōu)先編碼（4）選通輸出端YS和擴(kuò)展輸出端YEX：為擴(kuò)展編碼器功能而設(shè)置。

74LS148的邏輯符號

以上通過對74LS148編碼器邏輯功能的分析，介紹了通過MSI器件邏輯功能表了解集成器件功能的方法。要求初步具備查閱器件手冊的能力。不要求背74LS148的功能表。用74LS148接成的16線—4線優(yōu)先編碼器優(yōu)先權(quán)最高(2)片無有效編碼請求時(shí)才允許(1)片編碼編碼輸出的最高位編碼輸出為原碼CC74HC147I8I1I2I3I4I5I6I7Y0Y1Y2Y3I910線–4線優(yōu)先編碼器CC74HC147反碼輸出被編信號輸入，(省略了I0)，低電平有效。0111111111110101111111110×00111111110××1101111110×××010111110××××10011110×××××0001110××××××111010×××××××01100××××××××1111111111111Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1輸出輸入CC74HC147I8I1I2I3I4I5I6I7Y0Y1Y2Y3I910線–4線（或二-十進(jìn)制）優(yōu)先編碼器CC74HC1470111111111110101111111110×00111111110××1101111110×××010111110××××10011110×××××0001110××××××111010×××××××01100××××××××1111111111111Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1輸出輸入

I9=1，I8=0時(shí)，不論I0~I7為0還是

1，電路只對I8進(jìn)行編碼，輸出反碼0111。111010×××××××1111111111111無編碼請求Y3Y2Y1Y0=1111依次類推01100××××××××

I9=0時(shí)，不論其他Ii為0

還是1，電路只對I9進(jìn)行編碼，輸出Y3Y2Y1Y0=0110，為反碼，其原碼為1001。CC74LS147I8I1I2I3I4I5I6I7Y0Y1Y2Y3I90111111111110101111111110×00111111110××1101111110×××010111110××××10011110×××××0001110××××××111010×××××××01100××××××××1111111111111Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1輸出輸入111010×××××××01100××××××××1111111111111被編信號優(yōu)先級別從高到低依次為

I9、I8、I7、I6、I5、

I4、I3、I2、I1、I0。10線–4線優(yōu)先編碼器CC74HC1474.3.3

譯碼器主要要求：

理解譯碼的概念。

掌握二進(jìn)制譯碼器CT74LS138的邏輯功能和使用方法。理解其他常用譯碼器的邏輯功能和使用方法。掌握用二進(jìn)制譯碼器實(shí)現(xiàn)組合邏輯電路的方法。譯碼是編碼的逆過程。

將具有特定意義的二進(jìn)制代碼轉(zhuǎn)換成相應(yīng)信號輸出的過程。即將編碼時(shí)賦予代碼的特定含義“翻譯”出來。實(shí)現(xiàn)譯碼功能的電路

譯碼器二進(jìn)制譯碼器二-十進(jìn)制譯碼器

顯示譯碼器譯碼器(即Decoder)二進(jìn)制代碼

與輸入代碼對應(yīng)的特定信息

譯碼器譯碼的概念與類型

1110000010001100000010101000000010011000000011001000000010001000001000001000000000001000Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2輸出輸入解：(1)分析設(shè)計(jì)要求，列出功能表。[例]設(shè)計(jì)一個(gè)3位二進(jìn)制代碼譯碼器。

設(shè)輸入3位二進(jìn)制代碼為A2、A1、A0。共有23=8種不同組合。因此，它有8個(gè)輸出端，用Y0、Y1、…、Y7表示，輸出高電平1有效。一、二進(jìn)制譯碼器

將輸入二進(jìn)制代碼的各種組合按其原意轉(zhuǎn)換成對應(yīng)信號輸出的邏輯電路。

1110000010001100000010101000000010011000000011001000000010001000001000001000000000001000Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2輸出輸入Y1Y2Y3Y4Y5Y6Y7A0A1A23位二進(jìn)制譯碼器Y0(2)根據(jù)譯碼器的功能表寫出輸出邏輯函數(shù)表達(dá)式(3)畫邏輯圖Y0=A2·A1·A0=m0Y1=A2·A1·A0=m1Y2=A2·A1·A0=m2Y3=A2·A1·A0=m3Y4=A2·A1·A0=m4Y5=A2·A1·A0=m5Y6=A2·A1·A0=m6Y7=A2·A1·A0=m774LS138的邏輯功能內(nèi)部電路圖負(fù)邏輯與非門譯碼輸入端S為控制端（又稱使能端）

S=1譯碼工作

S=0禁止譯碼，輸出全1

輸出端74LS138的功能表譯中為0高電平有效低電平有效S=0禁止譯碼譯碼工作74LS138的邏輯符號低電平有效輸出三位二進(jìn)制代碼使能端16腳，另有VCC和GND

應(yīng)用舉例(1)功能擴(kuò)展(利用使能端實(shí)現(xiàn))用兩片74LS138譯碼器構(gòu)成4線—16線譯碼器A3=0時(shí)，片Ⅰ工作，片Ⅱ禁止

A3=1時(shí)，片Ⅰ禁止，片Ⅱ工作擴(kuò)展位控制使能端(2)實(shí)現(xiàn)組合邏輯函數(shù)F（A，B，C）

比較以上兩式可知，把3線—8線譯碼器74LS138地址輸入端（A2A1A0）作為邏輯函數(shù)的輸入變量（ABC），譯碼器的每個(gè)輸出端Yi都與某一個(gè)最小項(xiàng)mi相對應(yīng)，加上適當(dāng)?shù)拈T電路，就可以利用譯碼器實(shí)現(xiàn)組合邏輯函數(shù)。例試用74LS138譯碼器實(shí)現(xiàn)邏輯函數(shù)：解：因?yàn)閯t

因此，正確連接控制輸入端使譯碼器處于工作狀態(tài)，將、、、、經(jīng)一個(gè)與非門輸出，A2、A1、A0分別作為輸入變量A、B、C，就可實(shí)現(xiàn)組合邏輯函數(shù)。Y1Y３Y６Y５Y７

將輸入的10組4位二–十進(jìn)制代碼翻譯成0~9十個(gè)對應(yīng)信號輸出的邏輯電路。二、二－十進(jìn)制譯碼器

4線-10線譯碼器CT74LS42邏輯示意圖Y1Y0Y3Y4Y2Y5Y6Y7Y8Y9A0A1A2CT74LS42A310個(gè)譯碼輸出端，低電平0有效。8421BCD碼輸入端，從高位到低位依次為A3、A2、A1和A0。111111111111111111111111011111111111111011111111111100111111111111110111111111110101偽碼011111111110019101111111100018110111111111107111011111101106111101111110105111110111100104111111011111003111111101101002111111110110001111111111000000Y9Y8Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2A3輸出輸入十進(jìn)制數(shù)4線-10線譯碼器CT74LS42功能表00000010001001000111100110101000101100010000000000111111111111111111111111111111111111111111111111111111111111111101111011001111010101偽碼01均無低電平輸出，即電路有拒絕偽碼的功能YA0A1A2數(shù)碼顯示譯碼器譯碼器YYYYYY驅(qū)動器YYYYYYYA3a數(shù)碼顯示器bcdefgbcdefgabcdefga4.5.3顯示譯碼器

將輸入的BCD碼譯成相應(yīng)輸出信號，以驅(qū)動顯示器顯示出相應(yīng)數(shù)字的電路。0101a數(shù)碼顯示器bcdefgYA0A1A2數(shù)碼顯示譯碼器譯碼器YYYYYY驅(qū)動器YYYYYYYA3bcdefgabcdefga輸入BCD碼輸出驅(qū)動七段數(shù)碼管顯示相應(yīng)數(shù)字0001顯示譯碼器的結(jié)構(gòu)和功能示意一、七段半導(dǎo)體數(shù)碼顯示器(LED)

數(shù)字設(shè)備中用得較多的為七段數(shù)碼顯示器，又稱數(shù)碼管。常用的有半導(dǎo)體數(shù)碼顯示器(LED)和液晶顯示器(LCD)等。它們由七段可發(fā)光的字段組合而成。abcdefgDPagfCOMbcedCOMDPabcdefgDP發(fā)光字段，由管腳a~g電平控制是否發(fā)光。小數(shù)點(diǎn)，需要時(shí)才點(diǎn)亮。顯示的數(shù)字形式DPgfedcb半導(dǎo)體數(shù)碼顯示器共陽接法aCOMCOMR共陽接法數(shù)碼顯示器需要配用輸出低電平有效的譯碼器。串接限流電阻

a~g和DP為低電平時(shí)才能點(diǎn)亮相應(yīng)發(fā)光段。共陽極VCC+5VCOMDPgfedcba半導(dǎo)體數(shù)碼顯示器共陰接法

COM共陰接法數(shù)碼顯示器需要配用輸出高電平有效的譯碼器。串接限流電阻

a~g和DP為高電平時(shí)才能點(diǎn)亮相應(yīng)發(fā)光段。共陰極R

主要優(yōu)點(diǎn)：字形清晰、工作電壓低、體積小、可靠性高、響應(yīng)速度快、壽命長和亮度高等。

主要缺點(diǎn)：工作電流大，每字段工作電流約10mA。共陽接法

共陰接法

半導(dǎo)體數(shù)碼顯示器內(nèi)部接法COMCOMDPgfedcbaDPgfedcbaCOMCOMVCC+5V

RR共陽極共陰極4線–7段譯碼器/

驅(qū)動器CC14547的邏輯功能示意圖CC14547BIDCBABIYgYfYeYdYcYbYa消隱控制端，低電平有效。8421碼輸入端譯碼驅(qū)動輸出端，高電平有效。二、七段顯示譯碼器

4線-七段譯碼器/驅(qū)動器CC14547功能表消隱000000001111消隱000000001111消隱000000010111消隱000000000111消隱000000011011消隱0000000010119110011110011811111110001170000111111016111110001101511011011010141100110001013100111111001210110110100110000110100010011111100001消隱0000000××××0YgYfYeYdYcYbYaABCDBI數(shù)字顯示輸出輸入4線-7段譯碼器/

驅(qū)動器CC14547的邏輯功能示意圖CC14547BIDCBABIYgYfYeYdYcYbYa0000000××××0消隱1111111111111111011101111011001111010101消隱消隱消隱消隱消隱消隱987654321011001111111111000011111111001101101110011010011111011011000011001111111001000111100110101000101100010010000000允許數(shù)碼顯示偽碼相應(yīng)端口輸出有效電平1，使顯示相應(yīng)數(shù)字。輸入BCD碼agfbc禁止數(shù)碼顯示一、

用譯碼器設(shè)計(jì)組合邏輯電路

由于n個(gè)二進(jìn)制譯碼器可提供2n個(gè)最小項(xiàng)的輸出，而任一個(gè)邏輯函數(shù)都可變換為最小項(xiàng)之和的標(biāo)準(zhǔn)與-或式，因此利用譯碼器和門電路可實(shí)現(xiàn)單輸出及多輸出組合邏輯電路。當(dāng)譯碼器輸出低電平有效時(shí)，選用與非門；譯碼器輸出高電平有效時(shí)，選用或門。4.5.4譯碼器的應(yīng)用由于有A、B、C三個(gè)變量，故選用3線

-8線譯碼器。解：(1)根據(jù)邏輯函數(shù)選擇譯碼器[例]試用譯碼器和門電路實(shí)現(xiàn)邏輯函數(shù)選用3線-8線譯碼器CT74LS138，并令A(yù)2=A，A1=B，A0=C。(2)將函數(shù)式變換為標(biāo)準(zhǔn)與-或式ABCYY1Y0Y3Y4Y2Y5Y6Y71STASTBSTCA0A1A2CT74LS138(4)畫連線圖Y&CT74LS138輸出低電平有效，，i=0~7因此，將Y函數(shù)式變換為采用5輸入與非門，其輸入取自Y1、Y3、Y5、Y6和Y7。(3)根據(jù)譯碼器的輸出有效電平確定需用的門電路[例]試用3線-8線譯碼器CT74LS138和門電路設(shè)計(jì)一個(gè)多輸出組合邏輯電路，其輸出邏輯函數(shù)式為解：(1)寫出輸出邏輯函數(shù)的最小項(xiàng)表達(dá)式與非表達(dá)式Y(jié)2=m1·m3·m4·m7Y3=m0·m4·m6Y1=m1·m5·m7(2)將輸出邏輯函數(shù)Y1、Y2、Y3和CT74LS138的輸出表達(dá)式進(jìn)行比較。設(shè)A=A2、B=A1、C=A0，因此，將函數(shù)式變換為(3)畫邏輯圖Y1Y0Y3Y4Y2Y5Y6Y71STASTBSTCAY1CA0A1A2CT74LS138Y3BY3&Y1&Y2Y2&低3位碼從各譯碼器的碼輸入端輸入。CT74LS138(1)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7CT74LS138(2)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY8Y9Y10Y11Y12Y13Y14Y15A2A1A0EA31A3A2A1A0低位片高位片例如兩片CT74LS138組成的4線–16線譯碼器。16個(gè)譯碼輸出端4位二進(jìn)制碼輸入端A2A1A0A2A1A0A2A1A0STA1STBA3STASTCSTCSTBE高位碼A3與高位片STA端和低位片STB端相連，因此，A3=0時(shí)低位片工作，A3=1時(shí)高位片工作。

低位片STA應(yīng)接有效電平1。作4線–16線譯碼器使能端，低電平有效。二、二進(jìn)制譯碼器的擴(kuò)展

CT74LS138組成的4線–16線譯碼器工作原理E=1時(shí)，兩個(gè)譯碼器都不工作，輸出Y0~Y15都為高電平1。CT74LS138(1)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7CT74LS138(2)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY8Y9Y10Y11Y12Y13Y14Y15A2A1A0EA31低位片高位片A3A2A1A0A2A1A0A2A1A0A2A1A0STA1STBA3STASTCSTCSTBE(1)A3=0時(shí)，高位片不工作，低位片工作，譯出與輸入0000~0111分別對應(yīng)的8個(gè)輸出信號Y0~Y7。(2)A3=1時(shí)，低位片不工作，高位片工作，譯出與輸入1000~1111分別對應(yīng)的

8

個(gè)輸出信號

Y8~

Y15。E=0時(shí)，允許譯碼。數(shù)據(jù)分配器:根據(jù)地址信號的要求，將一路輸入數(shù)據(jù)分配到指定輸出通道上去的邏輯電路。Demultiplexer，簡稱DMUXY0DY1Y2Y34

路數(shù)據(jù)分配器工作示意圖A1A0多路輸出10Y1=D一路輸入D地址碼輸入4.5.5數(shù)據(jù)分配器數(shù)據(jù)分配器舉例CT74LS138A2A1A0A0A1A21DSTCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7輸出原碼接法如取STA=1、STC=0、STB=D，則輸出為原碼D。CT74LS138A2A1A0A0A1A2DSTCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7輸出反碼接法用3線－8線譯碼器CT74LS138構(gòu)成的1路－8路數(shù)據(jù)分配器。A2~A0為地址信號輸入端，Y0~Y7為數(shù)據(jù)輸出端，三個(gè)使能STA、STB、STC中的任一個(gè)都可作數(shù)據(jù)D輸入端。如取STB=STC=0、STA=D，則輸出為反碼D。主要要求：理解數(shù)據(jù)選擇器的作用。掌握常用數(shù)據(jù)選擇器的邏輯功能及其使用。掌握用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯電路的方法。4.6

數(shù)據(jù)選擇器

數(shù)據(jù)選擇器的輸入信號個(gè)數(shù)N與地址碼個(gè)數(shù)n的關(guān)系為N=2n常用2選1、4選1、8選1和16選1等數(shù)據(jù)選擇器。

D0YD1D2D34

選

1

數(shù)據(jù)選擇器工作示意圖A1A0數(shù)據(jù)選擇器:根據(jù)地址信號的要求，從多路輸入數(shù)據(jù)中選擇其中一路輸出的邏輯電路.又稱多路選擇器(Multiplexer，簡稱MUX)或多路開關(guān)。多路輸入一路輸出地址碼輸入10Y=D1D1數(shù)據(jù)選擇器的作用

解：(1)分析設(shè)計(jì)要求，列出功能表。[例]試用與或門設(shè)計(jì)一個(gè)4選1數(shù)據(jù)選擇器。具有使能控制端，控制信號為1時(shí)，不工作，控制信號為0時(shí)，處于工作狀態(tài)。4.6.14選1數(shù)據(jù)選擇器由題意可知，該數(shù)據(jù)選擇器有4個(gè)數(shù)據(jù)輸入端，一個(gè)輸出端。數(shù)據(jù)輸入端分別用D0、D1、D2、D3表示，有數(shù)據(jù)輸入時(shí)，用1表示，任意值用×表示。地址輸入端用A0和A1表示。使能控制端用

ST表示?！痢?1011×1×1001××××××10××YD3D2D1D0A0A1ST輸出輸入×10001××××01011×(2)根據(jù)功能表寫出輸出邏輯函數(shù)表達(dá)式(3)畫邏輯圖Y=(A1A0D0+A1A0D1+A1A0D2+A1A0D3)STD1D2YD3STA1A04選1數(shù)據(jù)選擇器D0雙4選1數(shù)據(jù)選擇器CC74HC153CC74H1531STA1A01D01D31D21D11ST1Y2Y雙4選1數(shù)據(jù)選擇器CC74H153邏輯功能示意圖2D02D32D22D12ST2ST兩個(gè)數(shù)據(jù)選擇器的公共地址輸入端。數(shù)據(jù)選擇器1的輸出數(shù)據(jù)選擇器1的數(shù)據(jù)輸入、使能輸入。數(shù)據(jù)選擇器2的數(shù)據(jù)輸入、使能輸入。數(shù)據(jù)選擇器2的輸出內(nèi)含兩個(gè)相同的

4選1數(shù)據(jù)選擇器。11×××11000×××1101×1××0100×0××0101××1×1000××0×1001×××10000×××00000××××××11Y1D31D21D11D0A0A11ST輸出輸入CC74HC153數(shù)據(jù)選擇器功能表1D01D11D21D31ST使能端低電平有效11×××11000×××1101×1××0100×0××0101××1×1000××0×1001×××10000×××00001D01D11D21D30××××××1數(shù)據(jù)選擇器2的功能表和上表同。

1ST=1時(shí)，禁止數(shù)據(jù)選擇器工作，輸出1Y=0。

1ST=0時(shí)，數(shù)據(jù)選擇器工作。輸出哪一路數(shù)據(jù)由地址碼A1A0決定。

CC74HC153數(shù)據(jù)選擇器輸出函數(shù)式1Y=A1A01D0+A1A01D1+A1A01D2+A1A01D3

=m01D0+m11D1+m21D2+m31D32Y=A1A02D0+A1A02D1+A1A02D2+A1A02D3

=m02D0+m12D1+m22D2+m32D3

在數(shù)據(jù)1D0~1D3都為1時(shí),數(shù)據(jù)選擇器輸出邏輯函數(shù)為輸入地址變量的全部最小項(xiàng)的和。因此，數(shù)據(jù)選擇器又稱為最小項(xiàng)輸出器。雙4選1數(shù)據(jù)選擇器構(gòu)成全加器的應(yīng)用4.6.28選1數(shù)據(jù)選擇器

CC74HCT151STA2A1A0D0D7D6D5D4D3D2D1STYYCT74LS151的邏輯功能示意圖8路數(shù)據(jù)輸入端地址信號輸入端互補(bǔ)輸出端使能端，低電平有效CC74HCT151STA2A1A0D0D7D6D5D4D3D2D1STYYCC74HCT151邏輯功能示意圖ST

=

1

時(shí)禁止數(shù)據(jù)選擇器工作

ST

=

0

時(shí)，數(shù)據(jù)選擇器工作。選擇哪一路信號輸出由地址碼決定。8選1數(shù)據(jù)選擇器CC74HCT151真值表D7D71110D6D60110D5D51010D4D40010D3D31100D2D20100D1D11000D0D0000010×××1YYA0A1A2ST輸出輸入D7D71110D6D60110D5D51010D4D40010D3D31100D2D20100D1D11000D0D0000010×××1YYA0A1A2ST輸出輸入CC74HCT151輸出函數(shù)表達(dá)式Y(jié)=(A2A1A0D0+A2A1A0D1+A2A1A0D2+

A2A1A0D3+A2A1A0D4+A2A1A0D5+

A2A1A0D6+A2A1A0D7)

ST當(dāng)ST=1時(shí)，輸出Y=0，數(shù)據(jù)選擇器不工作，輸入的數(shù)據(jù)和地址信號均不起作用。Y=A2A1A0D0+A2A1A0D1+A2A1A0D2+

A2A1A0D3+A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D7當(dāng)ST=0時(shí)，數(shù)據(jù)選擇器工作，輸出邏輯函數(shù)式為：4.6.3數(shù)據(jù)選擇器的應(yīng)用

由于數(shù)據(jù)選擇器在輸入數(shù)據(jù)全部為1時(shí)，輸出為地址輸入變量全體最小項(xiàng)的和。例如4選1數(shù)據(jù)選擇器的輸出Y=m0D0+m1D1+m2D2+m3D3當(dāng)D0=D1=D2=D3=1時(shí)，Y=m0+m1+m2+m3。當(dāng)D0~D3為0、1的不同組合時(shí)，Y可輸出不同的最小項(xiàng)表達(dá)式。而任何一個(gè)邏輯函數(shù)都可表示成最小項(xiàng)表達(dá)式，當(dāng)邏輯函數(shù)的變量個(gè)數(shù)和數(shù)據(jù)選擇器的地址輸入變量個(gè)數(shù)相同時(shí)，可直接將邏輯函數(shù)輸入變量有序地接數(shù)據(jù)選擇器的地址輸入端。因此用數(shù)據(jù)選擇器可實(shí)現(xiàn)任何組合邏輯函數(shù)。(2)寫出邏輯函數(shù)的最小項(xiàng)表達(dá)式[例1]試用數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)

Y=AB+AC+BC。Y為三變量函數(shù)，故選用8選1數(shù)據(jù)選擇器，現(xiàn)選用CC74HCT151。CC74HCT151有A2、A1

、A0三個(gè)地址輸入端，正好用以輸入三變量A、B、C。代數(shù)法求解解：Y=AB+AC+BC=ABC+ABC+ABC+ABC(3)

寫出數(shù)據(jù)選擇器的輸出表達(dá)式Y(jié)′=A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3+

A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D7(4)比較

Y和

Y′兩式中最小項(xiàng)的對應(yīng)關(guān)系(1)選擇數(shù)據(jù)選擇器令A(yù)=A2，B=A1，C=A0則Y′=ABCD0+ABCD1+ABCD2+ABCD3+

ABCD4+ABCD5+ABCD6+ABCD7ABCABCABCABCABCABCABCABC+++為使Y=Y′，應(yīng)令D0=

D1=D2=D4=0D3=

D5=D6=D7=1(5)畫邏輯圖CC74HCT151A2A1A0D0D7D6D5D4D3D2D1STYYY′ABC1即可得輸出函數(shù)D0D2D1D4D7D6D5D31(1)選擇數(shù)據(jù)選擇器選用CC74HCT151(2)畫出

Y和數(shù)據(jù)選擇器輸出

Y

的卡諾圖(3)比較邏輯函數(shù)

Y

和

Y的卡諾圖設(shè)Y=Y、A=A2、B=A1、C=A0對比兩張卡諾圖后得D0=

D1=D2=D4=0D3=

D5=D6=D7=1(4)畫連線圖ABC0100011110

1

1

1

1

0

0

0

0Y的卡諾圖A2A1A00100011110

D6D7D5D3D0D1D2D4Y′的卡諾圖1

1

1

1

D6D7D5D3卡諾圖法求解解：與代數(shù)法所得圖相同[例2]試用雙4選1數(shù)據(jù)選擇器CC74HC153和非門構(gòu)成一位全加器。設(shè)輸入的被加數(shù)、加數(shù)和來自低位的進(jìn)位數(shù)分別為A、B和CI，輸出的本位和及向相鄰高位的進(jìn)位數(shù)為S和CO，由此可列出全加器的功能表

。解：(1)分析設(shè)計(jì)要求，列出功能表1111110011101010100110110010100110000000COSCIBA輸出輸入(2)根據(jù)功能表寫輸出邏輯函數(shù)表達(dá)式(3)

寫出數(shù)據(jù)選擇器的輸出表達(dá)式(4)將全加器的兩個(gè)輸出邏輯函數(shù)和CC74HC153的兩個(gè)輸出邏輯函數(shù)式進(jìn)行比較。設(shè)A=A1，B=A0且S=1Y時(shí)，則CI=1D0=1D3

CI=1D1=1D2S=ABCI+ABCI+ABCI+ABCICO=ABCI+ABCI+ABCI+ABCI=ABCI+ABCI+AB1Y=A1A01D0+A1A01D1+A1A01D2+A1A01D32Y=A1A02D0+A1A02D1+A1A02D2+A1A02D3設(shè)A=A1，B=A0且CO=2Y時(shí)，則CI=2D1=2D22D0=0，2D3=1CC74H1531STA1A01D01D31D21D1CI1Y′2Y′2D02D32D22D12ST1AB1SCO1ST2ST2D0(5)畫邏輯圖2D312D2CI11D11D01D21D32D11Y′2Y′SCO主要要求：

掌握數(shù)值比較器的邏輯功能。4.7

數(shù)值比較器

4.7.1一位數(shù)值比較器

DigitalComparator，又稱數(shù)字比較器。用以對兩個(gè)數(shù)字的大小或是否相等進(jìn)行比較的邏輯電路。輸入輸出ABY(A>B)Y(A<B)Y(A=B)00001010101010011001解：(1)分析設(shè)計(jì)要求，列出功能表。設(shè)輸入的兩個(gè)1位二進(jìn)制數(shù)為A、B，輸出比較的結(jié)果有三種情況：Y(A>B)

、Y(A=B)、Y(A<B)，有輸出時(shí)為1，否則為0。[例]試設(shè)計(jì)一個(gè)1位二進(jìn)制的數(shù)值比較器。(2)根據(jù)功能表寫出輸出邏輯函數(shù)表達(dá)式(3)畫邏輯圖ABAABABBY(A<B)Y(A=B)Y(A>B)比較原理：從最高位開始逐位向低位進(jìn)行比較。例如比較A=A3A2A1A0和B=B3B2B1B0的大?。喝鬉3>B3，則A>B；若A3<B3，則A<B；若A3=B3，則需比較次高位。

若次高位A2>B2，則A>B；若A2<B2，則A<B；若A2=B2，則再去比較更低位。依次類推，直至最低位比較結(jié)束。4.7.2多位數(shù)值比較器A04位數(shù)值比較器CC14585邏輯功能示意圖A1A2A3B0B1B2B3I(A<B)I(A=B)I(A>B)Y(A<B)Y(A=B)Y(A>B)CC145854位數(shù)值比較器CC14585比較結(jié)果輸出端級聯(lián)輸入端兩組相比較的4位二進(jìn)制數(shù)的輸入端1××1××100010001××××××××××××I(A=B)輸出輸入4位數(shù)值比較器CC14585功能表A3<B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3>B3A3=B3A3=B3A3=B3×A2<B2A2=B2A2=B2A2=B2A2=B2A2=B2×A2>B2A2=B2A2=B2××A1<B1A1=B1A1=B1A1=B1A3=B3××A1>B1A1=B1×××A0<B0A0=B0A0=B0A0=B0×××A0>B0I(A<B)I(A>B)Y(A=B)Y(A<B)Y(A>B)A3B3A2B2A1B1A0B01××1××1××1××100100010001001001001001100100100

CC14585數(shù)值比較器輸出函數(shù)式Y(jié)(A<B)

=A3B3+(A3⊙B3)

A2B2+(A3⊙

B3)(A2⊙

B2)

A1B1+

(A3⊙B3)(A2⊙B2)(A1

⊙B1)

A0B0

+

(A3

⊙B3)

(A2⊙B2)

(A1

⊙B1)(A0

⊙B0)

I

(A<B)Y(A=B)

=(A3

⊙B3)

(A2⊙B2)

(A1

⊙B1)(A0

⊙B0)

I

(A=B)Y(A<B)

=Y(A<B)+

Y

(A=B)

CC14585數(shù)值比較器的使用說明1.只比較兩個(gè)4位二進(jìn)制數(shù)時(shí)，將擴(kuò)展端I(A<B)

接低電平，

I(A>B)和I(A=B)接高電平。2.當(dāng)比較兩個(gè)4位以上8位以下的二進(jìn)制時(shí)，應(yīng)先比較兩個(gè)高4位的二進(jìn)制數(shù)，在高位相等時(shí)，才能比較低4位數(shù)。只有在兩個(gè)4位二進(jìn)制數(shù)相等時(shí)，輸出才由I(A>B)、I(A<B)

、I(A=B)決定。兩片CC14585組成的8位數(shù)值比較器

主要要求：

了解組合邏輯電路的競爭冒險(xiǎn)現(xiàn)象及其消除方法。4.8組合邏輯電路中的競爭冒險(xiǎn)4.8.1產(chǎn)生競爭冒險(xiǎn)的原因當(dāng)信號通過導(dǎo)線和邏輯門電路時(shí)，將產(chǎn)生時(shí)間延遲。因此，在組合邏輯電路中，不同信號經(jīng)過不同長度的導(dǎo)線和不同級數(shù)的邏輯門電路而到達(dá)另一個(gè)門的輸入端的時(shí)刻會有先有后，這種現(xiàn)象稱為競爭。邏輯門因輸入端