CMOS模擬集成電路設(shè)計(jì)-電流鏡實(shí)用

會(huì)計(jì)學(xué)1CMOS模擬集成電路設(shè)計(jì)—電流鏡實(shí)用2023/1/172提綱1、基本電流鏡2、共源共柵電流鏡3、電流鏡作負(fù)載的差動(dòng)對第1頁/共20頁2023/1/173Review：MOS電流源處于飽和區(qū)的MOS管可以作為一種電流源第2頁/共20頁2023/1/1741、基本電流鏡電流源的設(shè)計(jì)是基于對基準(zhǔn)電流的“復(fù)制”；兩個(gè)都工作在飽和區(qū)且具有相等柵源電壓的相同晶體管傳輸相同的電流（忽略溝道長度調(diào)制效應(yīng)）。第3頁/共20頁2023/1/175按比例復(fù)制電流（忽略溝道長度調(diào)制效應(yīng)）得到該電路可以精確地復(fù)制電流而不受工藝和溫度的影響；Iout與IREF的比值由器件尺寸的比率決定。忽略溝道長度調(diào)制效應(yīng)！第4頁/共20頁2023/1/176例子：實(shí)際設(shè)計(jì)中，所有晶體管采用相同的柵長，以減小由于源漏區(qū)邊緣擴(kuò)散所產(chǎn)生的誤差。采用叉指結(jié)構(gòu)。如圖，每個(gè)叉指的W為5±0.1μm，則M1和M2的實(shí)際的W為：W1＝5±0.1μm,W2＝4(5±0.1)μm則IOUT/IREF=4(5±0.1)/(5±0.1)=44IREFIOUT版圖設(shè)計(jì)請同學(xué)們思考：如果不采用叉指結(jié)構(gòu)，對電流復(fù)制會(huì)有什么影響？第5頁/共20頁2023/1/177溝道長度調(diào)制效應(yīng)使得電流鏡像產(chǎn)生極大誤差，因此2、共源共柵電流鏡第6頁/共20頁2023/1/178共源共柵電流源

為了抑制溝道長度調(diào)制的影響，可以采用共源共柵電流源。共源共柵結(jié)構(gòu)可以使底部晶體管免受VP變化的影響。共源共柵電流鏡共源共柵電流鏡確定共源共柵電流源的偏置電壓Vb，采用共源共柵電流鏡結(jié)構(gòu)。

第7頁/共20頁2023/1/179共源共柵電流鏡消耗了電壓余度忽略襯偏效應(yīng)且假設(shè)所有晶體管都是相同的，則P點(diǎn)所允許的最小電壓值等于VP=比較于余度損耗的共源共柵電流鏡最小余度損耗的共源共柵電流源第8頁/共20頁2023/1/1710低電壓工作（大輸出擺幅）的共源共柵電流鏡

如圖(a)，共源共柵輸入輸出短接結(jié)構(gòu)，為使M1和M2處于飽和區(qū)，Vb應(yīng)滿足：

考察圖(b)，所有晶體管均處于飽和區(qū)，選擇合適的器件尺寸，使VGS2=VGS4，若選擇

M3~M4消耗的電壓余度最小(M3與M4過驅(qū)動(dòng)電壓之和)。且可以精確復(fù)制IREF。得到

，Vb有解第9頁/共20頁2023/1/1711低壓的共源共柵電流鏡中的偏置Vb如何產(chǎn)生？設(shè)計(jì)思路:

讓Vb等于（或稍稍大于）VGS2+(VGS1-VTH1),

例1：在圖a中，選擇I1和器件的尺寸，使M5產(chǎn)生VGS5≈VGS2，進(jìn)一步調(diào)整M6的尺寸和Rb的阻值，使VDS6＝VGS6-RbI1≈VGS1-VTH1。缺點(diǎn)：由于①M(fèi)2有襯偏效應(yīng)，而M5沒有②實(shí)際中RbI1大小不好控制，產(chǎn)生誤差。例2：在圖b中，采用二極管連接的M7代替電阻。在一定I1下，選擇大(W/L)7，從而VGS7≈VTH7，這樣Vb=VGS5+VGS6-VTH7

缺點(diǎn)：雖然不需要電阻，但M2有襯偏效應(yīng)，而M5沒有，仍會(huì)產(chǎn)生誤差。因此，設(shè)計(jì)中給出余量。第10頁/共20頁2023/1/17123、電流鏡作負(fù)載的差動(dòng)對3.1大信號分析Vin1-Vin2足夠負(fù)時(shí)，M1、M3和M4均關(guān)斷，M2和M5工作在深線性區(qū)，傳輸?shù)碾娏鳛?，Vout=0；隨Vin1-Vin2增長，M1開始導(dǎo)通，使ID5的一部分流經(jīng)M3，M4開啟，Vout增長當(dāng)Vin1和Vin2相當(dāng)時(shí)，M2和M4都處于飽和區(qū)，產(chǎn)生一個(gè)高增益區(qū)。當(dāng)Vin1-Vin2變得正的多時(shí)，ID1↑，|ID3|↑，|ID4|↑的趨勢，ID2↓，最終導(dǎo)致M4進(jìn)入線性區(qū)當(dāng)Vin1-Vin2足夠正時(shí)，M2關(guān)斷，M4的電流為0且處于深線性區(qū)，Vout＝VDD第11頁/共20頁2023/1/1713輸入共模電壓的選擇為使M2飽和，輸出電壓不能小于Vin,CM-VTH，因此，為了提高輸出擺幅，應(yīng)采用盡量低的輸入共模電平，輸入共模電平的最小值為VGS1,2+VDS5,min。當(dāng)Vin1=Vin2時(shí)，電路的輸出電壓Vout=VF=VDD-|VGS3|第12頁/共20頁2023/1/17143.2小信號分析（忽略襯偏效應(yīng)）方法一

利用計(jì)算Gmgm1Vin/2gm1Vin/2gm2Vin/2得到，第13頁/共20頁2023/1/1715計(jì)算RoutM1和M2用一個(gè)RXY=2rO1,2代替，RXY從VX抽取的電流以單位增益(近似)，由M3鏡像到M4。則，

若2rO1,2>>(1/gm3)||rO3,電路增益：第14頁/共20頁2023/1/1716方法二（利用戴維南定理）

Veq=gm1,2rO1,2VinReq=2rO1,2

流經(jīng)Req的電流IX部分通過1/gm3，并以單位增益被鏡像到M4

若2rO1,2>>(1/gm3,4)||rO3,4,IX1+IX1

第15頁/共20頁2023/1/17173.3共模特性電路不存在器件失配時(shí)忽略rO1,2，并假設(shè)1/(2gm3,4)<<rO3,4,則，第16頁/共20頁2023/1/1718電路存在器件失配時(shí)忽略rO1和rO2的影響，考慮到結(jié)點(diǎn)F和X的變化相對較小，對P點(diǎn)的影響等效為源跟隨器結(jié)構(gòu)第17頁/共20頁2023/1/1719ΔID1乘上M3的輸出電阻得到vgs3，vgs3=vgs4，可以得到ID4的變化量為忽略rO1和rO2的影響，則電路的輸出阻抗為rO4，ΔID4電流與ΔID2電流之差將流經(jīng)rO4

，