DDR2時(shí)序測(cè)試規(guī)范V1.0

9/9DDR2時(shí)序測(cè)試標(biāo)準(zhǔn)V1.01待測(cè)時(shí)序參數(shù)12地址和控制信號(hào)時(shí)序23DQ讀寫數(shù)據(jù)別離64寫數(shù)據(jù)和DM信號(hào)時(shí)序85讀數(shù)據(jù)時(shí)序136時(shí)序修正15DDR2時(shí)序測(cè)試標(biāo)準(zhǔn)Copyright2023瑞斯康達(dá)科技開展股份-1-1待測(cè)時(shí)序參數(shù)DDR2的時(shí)序測(cè)試應(yīng)包括下表所列的根本參數(shù)：SymbolParameter地址和控制信號(hào)時(shí)序tISAddressandcontrolinputsetuptimetIHAddressandcontrolinputholdtime寫數(shù)據(jù)和DM信號(hào)時(shí)序tDSDQandDMinputsetuptimetDHDQandDMinputholdtimetWPREDQSWritepreamble，寫前導(dǎo)時(shí)間tWPSTDQSWritepostamble，寫后續(xù)時(shí)間讀數(shù)據(jù)時(shí)序tDQSQDQS-DQskewforDQSandassociatedDQtQHDQoutputholdtimefromDQStRPREDQSReadpreamble，讀前導(dǎo)時(shí)間tRPSTDQSReadpostamble，讀后續(xù)時(shí)間【備注】如果內(nèi)存控制器〔如CPU〕的datasheet中對(duì)讀數(shù)據(jù)時(shí)序有明確要求，讀時(shí)序測(cè)試參考內(nèi)存控制器的datasheet執(zhí)行。各參數(shù)的示意圖如下：DDR2時(shí)序測(cè)試標(biāo)準(zhǔn)下面分別說(shuō)明這些參數(shù)的測(cè)試方法。2地址和控制信號(hào)時(shí)序包括tIS和tIH，定義如下：Copyright2023瑞斯康達(dá)科技開展股份-2-DDR2時(shí)序測(cè)試標(biāo)準(zhǔn)上圖中的各種邏輯電平定義如下：【注釋】VIH(dc)輸入高電平直流參數(shù)：當(dāng)信號(hào)向上穿越此閥值時(shí)，確保電平翻轉(zhuǎn)到1。是邏輯高電平的翻轉(zhuǎn)閥值。VIH(ac)輸入高電平交流參數(shù)：只有信號(hào)向上穿越此閥值后，輸入的高電平信號(hào)才能保持一段時(shí)間，此時(shí)，介于VIH(dc)和VIH(ac)之間的振鈴和毛刺才不會(huì)引起誤觸發(fā)。VIL(dc)輸入低電平直流參數(shù)：當(dāng)信號(hào)向下穿越此閥值時(shí)，確保電平翻轉(zhuǎn)到0。是邏輯低電平的翻轉(zhuǎn)閥值。VIL(ac)輸入低電平交流參數(shù)：只有信號(hào)向下穿越此閥值后，輸入的低電平才能保持一段時(shí)間，此時(shí)，介于VIL(dc)和VIL(ac)之間的振鈴和毛刺才不會(huì)引起誤觸發(fā)。測(cè)試點(diǎn)：地址和控制信號(hào)包括A0~A15、BA0~BA2、CS#、RAS#、CAS#、WE、CKE、ODT，對(duì)DDR2來(lái)說(shuō)，這些都是輸入信號(hào)，在DDR2芯片側(cè)測(cè)試。測(cè)試點(diǎn)的選取盡量靠近DDR2芯片輸入管腳，測(cè)試時(shí)，根據(jù)測(cè)試需求可選取個(gè)別信號(hào)測(cè)試。測(cè)試儀器：1.地址和控制信號(hào)的時(shí)序是以差分時(shí)鐘的交叉點(diǎn)為參考的，測(cè)試時(shí)需要使用示波器的3個(gè)模擬通道，分別連接CK、CK#和地址〔或控制〕信號(hào)，CK和CK#信號(hào)需要使用焊接式探頭連接，以減少干擾。2.以目前的測(cè)試條件，示波器需要使用Tek_DSA70804，被測(cè)地址〔或控制〕信號(hào)使用P7240單端探頭，CK和CK#信號(hào)分別使用1個(gè)P7380A差分探頭，差分探頭的＋端接CK或CK#，－端接地，連接方式如下列圖：Copyright2023瑞斯康達(dá)科技開展股份-3-DDR2時(shí)序測(cè)試標(biāo)準(zhǔn)圖1.先將探頭的附件焊接在板上并固定好圖2.再將P7380A探頭分別連接好實(shí)測(cè)波形：以低電平信號(hào)為例。tIS：Copyright2023瑞斯康達(dá)科技開展股份-4-DDR2時(shí)序測(cè)試標(biāo)準(zhǔn)tIH：【注意】tIS和tIH是以CK上升沿與CK#下降沿的交叉點(diǎn)為參考的。Copyright2023瑞斯康達(dá)科技開展股份-5-DDR2時(shí)序測(cè)試標(biāo)準(zhǔn)3DQ讀寫數(shù)據(jù)別離由于DQ數(shù)據(jù)總線是雙向的，所以測(cè)試DQ讀寫時(shí)序的前提是對(duì)讀寫數(shù)據(jù)進(jìn)行別離，篩選出需要的讀或?qū)憯?shù)據(jù)。總體而言，有4種方法：1.根據(jù)WE#信號(hào)寫數(shù)據(jù)出現(xiàn)前，WE#信號(hào)會(huì)被拉低來(lái)下發(fā)寫命令，而下發(fā)讀命令時(shí)，WE#信號(hào)是高電平。2.根據(jù)DQS和DQ的時(shí)序關(guān)系寫操作DQS跳變點(diǎn)與DQ中心對(duì)齊，讀操作DQS跳變點(diǎn)與DQ跳變沿對(duì)齊。3.根據(jù)DQS的前導(dǎo)信號(hào)長(zhǎng)度寫操作DQS前導(dǎo)信號(hào)長(zhǎng)度大約為0.5tCK，讀操作DQS前導(dǎo)信號(hào)長(zhǎng)度大約為1tCK。Copyright2023瑞斯康達(dá)科技開展股份-6-DDR2時(shí)序測(cè)試標(biāo)準(zhǔn)4.比擬DQ信號(hào)波形峰峰值〔或信號(hào)質(zhì)量〕一般情況下，在內(nèi)存控制器端測(cè)量時(shí)，寫操作峰峰值高〔或信號(hào)質(zhì)量差〕，在內(nèi)存芯片端測(cè)量時(shí)讀操作峰峰值高〔或信號(hào)質(zhì)量差〕。Copyright2023瑞斯康達(dá)科技開展股份-7-DDR2時(shí)序測(cè)試標(biāo)準(zhǔn)【說(shuō)明】由于DDR2的讀寫操作在不同的設(shè)計(jì)中存在差異，而且DDR2本身的工作狀態(tài)比較復(fù)雜，所以在某個(gè)特定的設(shè)計(jì)中，上面的4種判斷依據(jù)并不都是絕對(duì)符合的。進(jìn)行讀寫信號(hào)的別離需要根據(jù)實(shí)際情況，綜合考慮，選擇其中的一種或幾種作為判斷依據(jù)，并且盡量選擇最簡(jiǎn)單有效的方法。4寫數(shù)據(jù)和DM信號(hào)時(shí)序包括tDS、tDH、tWPRE和tWPST。tDS和tDH的定義如下：Copyright2023瑞斯康達(dá)科技開展股份-8-DDR2時(shí)序測(cè)試標(biāo)準(zhǔn)如果DDR2配置為DQS#不使能模式，僅用DQS單端信號(hào)采樣，tDS和tDH的定義如下：Copyright2023瑞斯康達(dá)科技開展股份-9-DDR2時(shí)序測(cè)試標(biāo)準(zhǔn)tWPRE的起始點(diǎn)和tWPST的結(jié)束點(diǎn)如下列圖所示：測(cè)試點(diǎn)：寫數(shù)據(jù)DQ和數(shù)據(jù)屏蔽DM信號(hào)都在靠近DDR2芯片側(cè)測(cè)試，并且盡量在DDR2芯片的BGA管腳下面測(cè)試。DQ數(shù)據(jù)總線根據(jù)芯片型號(hào)不同有4、8、16三種位寬，測(cè)試時(shí)，根據(jù)測(cè)試需求可選取個(gè)別信號(hào)進(jìn)行測(cè)試。測(cè)試儀器：1.DQ和DM信號(hào)的時(shí)序是以差分DQS和DQS#的交叉點(diǎn)為參考的，測(cè)試時(shí)需要使用示波器的全部4個(gè)模擬通道，分別連接WE#、DQS、DQS#和DQ〔或DM〕信號(hào)，DQS和DQS#信號(hào)需要使用焊接式探頭連接，以減少干擾?！緜渥ⅰ咳绻酒渲脼椴皇鼓蹹QS#模式，DQ和DM的時(shí)序那么以DQS的上下沿為參考。這里以使能DQS#模式為例講解。2.以目前的測(cè)試條件，示波器需要使用Tek_D