組合邏輯電路分析與設(shè)計

3.1

邏輯電路設(shè)計文檔標(biāo)準(zhǔn)

3.1.1框圖

3.1.2門的符號標(biāo)準(zhǔn)

3.1.3

信號名和有效級

3.1.4

引端的有效級

3.1.5

引端有效級的變換

3.1.6

圖面布局及總線

3.1.7

時間圖

3.2

組合電路分析

3.2.1

窮舉法

3.2.2

邏輯代數(shù)法

3.2.3

利用摩根定律分析

3.2.4

利用卡諾圖

3.3

組合電路設(shè)計

3.3.1

根據(jù)邏輯問題的描述寫出邏輯表達(dá)式第三章組合邏輯電路的分析與設(shè)計3.3.2

邏輯電路的變換3.4

組合電路中的競爭與險象3.4.1

競爭現(xiàn)象3.4.2

險象3.4.3

險象的判別3.4.4

險象的消除3.5

常用MSI組合邏輯器件及應(yīng)用3.5.1

譯碼器3.5.2

編碼器3.5.3

三態(tài)緩沖器3.5.4

多路選擇器3.5.5

奇偶校驗電路3.5.6

比較器3.5.7

加法器邏輯電路的分類：組合邏輯電路

CombinationalLogicCircuit

時序邏輯電路

SequentialLogicCircuits第三章組合邏輯電路的分析與設(shè)計CombinationalLogicCircuitAnalysis&Design組合邏輯電路的特點：電路輸出僅取決于當(dāng)時的輸入，而與過去的輸入情況無關(guān)。時序邏輯電路的特點：電路輸出不僅取決于當(dāng)時的輸入，而且也與過去的輸入情況有關(guān)，即與過去的電路狀態(tài)有關(guān)。組合邏輯電路的模型組合電路???x1xnf1fm???3.1邏輯電路設(shè)計文檔標(biāo)準(zhǔn)

DocumentationStandards

用結(jié)構(gòu)化的思想完成一個復(fù)雜系統(tǒng)的分析與設(shè)計過程：作為規(guī)范化的技術(shù)“語言”

，邏輯電路設(shè)計文檔標(biāo)準(zhǔn)在對數(shù)字系統(tǒng)的分析、設(shè)計和技術(shù)交流中都很重要。一個電路系統(tǒng)的文檔至少應(yīng)包括如下五個方面。1.整個復(fù)雜系統(tǒng)劃分成若干子系統(tǒng)；2.每個子系統(tǒng)劃分成較為簡單、較為規(guī)范的電路單元；3.自頂向下地規(guī)劃設(shè)計(Top-downModularDesign)

，從下而上的進(jìn)行分析和設(shè)計(Bottom-upProcess)；4.建立一套標(biāo)準(zhǔn)化的邏輯電路描述文檔。

3.1.1框圖(BlockDiagram)：1.系統(tǒng)總框圖：子系統(tǒng)框圖：將一個大系統(tǒng)的劃分成幾個子系統(tǒng)，由這幾個子系統(tǒng)構(gòu)成說明整個系統(tǒng)組成的總框圖。按子系統(tǒng)再分別構(gòu)成其框圖。如上例圖。①用方框、圓框等粗略表示系統(tǒng)的輸入、輸出、功能模塊（或稱子系統(tǒng)），各模塊的功能用文字加以說明；用帶箭頭連線表示模塊之間主要信息通路、流向和控制信號。表示一個完整的系統(tǒng)模塊。參見書P80圖3.2。

2.邏輯圖(LogicDiagram)將框圖的粗略表示，具體地用文字說明器件類型。例如32位寄存器：32位寄存器框圖及邏輯圖32寄存器3232(a)框圖32位寄存器4×74LS3773232

(b)框圖3288(C)邏輯圖74LS37774LS37774LS37774LS3778888888323.原理圖(SchematicDiagram)4.時間圖(TimingDiagram)在邏輯電路圖(LogicDiagram)中，詳細(xì)標(biāo)明器件類型、端腳之間的連接、信號名等條件細(xì)節(jié)，再次細(xì)化邏輯電路圖。

邏輯圖參見書P79圖3.1(c)。

原理圖參見書P89圖3.19。反映邏輯信號之間對應(yīng)的時間關(guān)系，特別是要能反映出關(guān)鍵信號之間因果關(guān)系和傳輸延遲。參見書P92圖3.22和圖3.23。5.結(jié)構(gòu)化邏輯描述(StructuredLogicDescription)6.電路說明(CircuitDescription)說明結(jié)構(gòu)化邏輯器件的內(nèi)部功能，如PLA、存儲器芯片或者某些具有專門功能的中、大規(guī)模器件；用文字簡明敘述電路的使用方法；解釋內(nèi)部的工作方法；列出設(shè)計和操作中所有可能的潛在缺陷，以及在使用不當(dāng)中隱含的問題。

用邏輯等式、狀態(tài)表(圖)、功能表或程序表等形式說明。3.1.2 門的符號標(biāo)準(zhǔn)

(GateSymbolsStandards)

⒈ 邏輯門的符號標(biāo)準(zhǔn):長方形符號：中國國標(biāo)、IEC標(biāo)準(zhǔn)、IEEE標(biāo)準(zhǔn)變形符號：IEEE標(biāo)準(zhǔn) 常用門的符號表示參見下頁所示。圖3.3常用邏輯門的兩種表示形式電路名稱原符號變形符號跟隨器非門與門或門與非門或非門與或非門異或門11&&≥1≥1≥1&=1⒉門的等效符號:

邏輯門的等效符號參見下頁所示。&≥111

&11≥1&對上述常用門中輸入信號進(jìn)行有效級變換(變反)，并按照DeMorgan定律得到的門的等效符號。實際上，等效變換即為小圓圈（表示反相器）在門的符號上的出現(xiàn)和移動。如下圖邏輯門的等效符號電路名稱原符號等效符號跟隨器非門與門或門與非門或非門1111&&≥1≥1≥1&≥1&3.1.3信號名和有效級

(SignalNamesandActiveLevels) ⒈ 信號命名：

為了電路分析，對電路的各個輸入、輸出信號進(jìn)行規(guī)范化命名，即取名最好源自信號的名稱或者是它的縮寫。如：

數(shù)據(jù)信號Datai(Di)； 地址信號Addri(Ai)； 控制信號Conti(Ci)、Reset、Set、…； 檢測信號Ready、Error、…、 等待信號Wait、…； 片選信號CS；使能信號EN；…。 參見書P91圖3.21。⒉信號的有效級 (ActivelevelsforSignals)⑴

控制信號、測試信號等：⑵在正邏輯中，高電平與邏輯“1”等效，低電平與邏輯“0”等效。 （參見書第二章P27圖2.2）⑶

有效級分高有效或低有效。

高有效：信號為高電平或為邏輯“1”時為有效；

低有效：信號為低電平或為邏輯“0”時為有效；此類信號都有一個與之對應(yīng)的有效級。當(dāng)信號處在其有效級時，邏輯電路才能正確地執(zhí)行其功能。⑷有效級的約定（即表示法）：

用一些符號作為信號名的前綴或后綴，這些符號反映了信號的有效性，如下表所示。本書采用表中“EN(高有效)、/EN(低有效)”的這一組表示法。低電平有效高電平有效ACK－ERROR.LACS(L)CS*/ENRESET#ACK＋ERROR.HACS(H)CSENRESET⑸

信號名不能采用反變量符號，不能采用邏輯表達(dá)式。/ENRDYF邏輯電路如下圖中，RDY(準(zhǔn)備好)

為測試信號，

/EN(使能)

為控制信號，當(dāng)RDY為高電平、/EN為低電平時，則該電路工作。⑹

例：設(shè)計一個邏輯。確定信號名：READY/OUT&/RUNPWR/ITL/RST使得加電（高有效信號）時產(chǎn)生一個低有效輸出，系統(tǒng)不復(fù)位（低有效信號），內(nèi)部鎖InTerLock關(guān)閉（低有效信號），給出一個運行信號（低有效信號），數(shù)據(jù)已準(zhǔn)備好（高有效信號）。輸入變量加電=PWR，復(fù)位=/RST，內(nèi)部鎖=/ITL，運行=/RUN，數(shù)據(jù)準(zhǔn)備好=READY輸出變量輸出=/OUT3.1.4引端的有效級(Activelevelsforpins)本書采用的是“邏輯非符號體制”。另一種是“極性符號體制”（略）。引端的有效級：是指電路的輸入、輸出上的物理量與電路的內(nèi)部邏輯狀態(tài)的對應(yīng)關(guān)系。對應(yīng)關(guān)系：指選用器件的引端的有效級與所給信號的有效級相匹配。邏輯非符號體制⑴電路的外部邏輯狀態(tài)與內(nèi)部邏輯狀態(tài)的對應(yīng)關(guān)系。&≥1ENABLE………aDORDYSID……bcd器件框圖上不帶邏輯非符號(小圓圈)器件框圖上帶邏輯非符號a……bcd≥1&ENABLE………DORDYSID……在本體制下存在兩級對應(yīng)關(guān)系：例：所示框圖中a、b、c、d為外部邏輯狀態(tài)；

ENABLE、DO、RDY、SID為內(nèi)部邏輯狀態(tài)。例：如圖所示①器件框圖上不帶邏輯非符號（即小圓圈）的輸入a與X、輸出c與Z的關(guān)系：若Z=f(X)，則c=f(a)acXZaX0101Zc0101acXZaX0110Zc0110②器件框圖上帶邏輯非符號的輸入a與X、輸出c與Z的關(guān)系：若Z=f(X)，則c=Z=f(X)=f(a)⑵電路的輸入、輸出信號的物理量

正邏輯約定&XYZabcabcLLLHHLHHHLHHabc000110111011XYZ000110110001

與電路的外部邏輯狀態(tài)的對應(yīng)關(guān)系，用正邏輯或負(fù)邏輯加以約定。如下圖所示：Z=XYc=Z=XY=ab邏輯電平對應(yīng)關(guān)系：H(高電平)——“1”(外部邏輯狀態(tài)) L(低電平)——“0”(外部邏輯狀態(tài))

負(fù)邏輯約定注：本書采用邏輯非符號體制的正邏輯約定。如下圖所示：Z=X+Y

c=Z=X+Y=a+

b邏輯電平對應(yīng)關(guān)系：H(高電平)——“0”(外部邏輯狀態(tài))≥1XYZabcabcHHHLLHLLLHLLabc000110111011XYZ000110110111L(低電平)——“1”(外部邏輯狀態(tài))3.1.5引端有效級的變換

(Bubble-to-bubbleLogicdesign)例：下面兩組的各四種分別表示四個完成同一邏輯功能的器件：

四種“或”功能

四種“與”功能≥1或門（7432）≥1或非門（7402）≥1與非門（7400）≥1與門（7408）&與門（7408）&與非門（7400）&或非門（7402）&或門（7432）目的：使邏輯電路的功能一目了然結(jié)果：使所選用器件引端的有效級與所給的信號有效級相匹配方法：對器件引端的有效級進(jìn)行變換。1.引端有效級的變換，包括：&REYREQBUSY高有效輸入、高有效輸出&/REY/REQBUSY低有效輸入、高有效輸出&REYREQ/BUSY高有效輸入、低有效輸出&/REY/REQ/BUSY低有效輸入、低有效輸出①輸入引端的變換：或為高有效、或為低有效，②輸出引端的變換：分別為高有效、或低有效。例如下圖Busy=REY·REQ

對應(yīng)了四種電路。2.引端有效級的變換規(guī)則

(Bubble-to-bubbleLogicDesignRules)規(guī)則1：&A/BF&/A/BF&/AB/F

在保持輸入與輸出邏輯功能不變的條件下，依照如下變換規(guī)則對邏輯圖進(jìn)行任意變換。(也稱圓圈邏輯BubbleLogic)任何輸入或輸出端加上或刪去邏輯非符號(即小圓圈)，且其對應(yīng)的信號有效級變反，則邏輯圖的功能不變。規(guī)則2：≥1&&ABCDF≥1&&ABCDF邏輯圖內(nèi)部連線的兩端，同時加上或刪去邏輯非符號，則邏輯圖的功能不變。規(guī)則3：&&≥1ABCDF&&≥1ABCDF單個邏輯非符號在內(nèi)部連線兩端移動時邏輯圖的功能不變。規(guī)則4：&ABF≥1/A/B/F≥1ABF若一個門的輸入輸出端同時加上或刪去邏輯非符號，或輸入、輸出信號有效級同時取反，且門的符號“與”、“或”互變時，則得到的新的邏輯圖的功能不變。變換的最終目標(biāo)

變換后的結(jié)果應(yīng)滿足下列規(guī)定

如前面四個變換規(guī)則所示：若與門的輸出端無邏輯非符號，則F為高有效；與門的輸出端有邏輯非符號，則/F為低有效。⑴器件的輸出信號有效級

應(yīng)與

對應(yīng)的輸出引端的有效級一致。即輸出端有邏輯非符號，輸出信號為低有效，否則為高有效。DATASELBSELAB&&1①②≥1ASEL即輸入端有邏輯非符號，輸入信號為低有效，否則輸入端沒有邏輯非符號，輸入信號為高有效。如：下圖所示：⑵當(dāng)輸入信號有效級

與其

對應(yīng)的輸入端有效級一致時，

當(dāng)該信號有效時，則器件內(nèi)部邏輯功能有效。｛DATA

=A

當(dāng)SEL=1B

當(dāng)SEL=0

選擇輸入信號SEL連接到與非門①的輸入端(無邏輯非符號)，則選擇DATA=A時的SEL是高有效；

SEL還連接到非門②的輸入端(有邏輯非符號)，則選擇DATA=

B時的SEL是低有效。即輸出數(shù)據(jù)信號DATA如下：則當(dāng)該信號無效時，則器件內(nèi)部邏輯功能才有效。這是應(yīng)盡量避免出現(xiàn)的情況。⑶

若輸入信號有效級與其

對應(yīng)的輸入端有效級不一致時，例下圖中選擇信號SEL的有效性不明確。SELBSELAB&&1①②ASELDATA≥1⑷

應(yīng)用變換規(guī)則，可以將一個意義模糊、結(jié)構(gòu)不好

的邏輯變成一個可讀性好的邏輯圖。使：高有效輸出與高有效輸入相連，低有效輸出與低有效輸入相連，這樣，可直接從邏輯圖中讀出邏輯函數(shù)，而不用跟蹤求反后的變量。DCAB&1&例：邏輯不匹配。邏輯匹配。DCAB&1≥13.1.6圖面布局及總線

(DrawingLayoutandBuses)

在邏輯圖及原理圖中，規(guī)定：信息流：默認(rèn)從左至右，或者從上到下，若不能保證則使用箭頭提示信息流方向，有單向和雙向之分。

邏輯器件：輸入端畫在左邊，輸出端畫在右邊。

圖中應(yīng)注明所用集成電路的型號、連線的引端號、電路在整個原理圖中的編號以及輸入、輸出信號名等。ABAB需要分頁畫出的原理圖要合理地劃分出每頁的模塊，既要完整又要使頁與頁之間的連線盡可能地少，并清楚地標(biāo)注出它們之間的連接關(guān)系。信息線的交叉點：手工作圖時用圓點表示，CAD作圖時用T型。參見書P89圖3.18所示。手工畫機(jī)器畫(a)交叉(b)連接(c)連接不允許

總線的表示法：單向總線符號

雙向總線符號22總線的接點沒有連接的交叉(a)雙線表示總線(b)單線表示總線3.1.7時間圖參見書92圖3.22和圖3.23。3.2組合電路分析

CombinationalLogicCircuitAnalysis電路分析的目的：邏輯電路圖改進(jìn)電路用卡諾圖化簡表達(dá)式分析邏輯功能列出真值表寫出邏輯表達(dá)式根據(jù)給定電路，分析該電路輸出與輸入之間的邏輯關(guān)系，得出電路的邏輯功能的描述，進(jìn)而評估此電路的性能，還可進(jìn)一步改進(jìn)電路。分析的一般步驟：如下圖所示：3.2.1窮舉法

窮舉法的結(jié)果是真值表。例：分析如圖3輸入——1輸出的邏輯電路。xyzFF&&≥1≥1x11yz10001111000010001111011001001000000110010100111101010010101100010111100111101011000110110011010000001101000001001011000100101100010100111011010011101110100100011010010001110001101xyzF00000101001110010111011101100101即：列出n個輸入變量的所有2n個輸入組合，并根據(jù)每一個輸入組合決定所有門的輸出，逐級推出電路的輸出，得到真值表。3.2.2邏輯代數(shù)法

根據(jù)電路逐級寫出各門的輸出表達(dá)式，直至寫出整個電路的輸出邏輯表達(dá)式。如下圖:F&&≥1≥1x11yz1根據(jù)布爾代數(shù)進(jìn)行表達(dá)式變換，如下：F=(x+y)z+(xyz)=(x+z)(y+z)(x+y+z)或與式=(xz)(yz)(xyz)

與非—與非式上述表達(dá)式對應(yīng)不同結(jié)構(gòu)的邏輯電路。參見書P95圖3.25。F=xz+yz+xyz與或式3.2.3利用摩根定律分析

若電路采用與非門和或非門實現(xiàn)，函數(shù)表達(dá)式需要反復(fù)應(yīng)用摩根定律簡化：

對應(yīng)不同結(jié)構(gòu)的邏輯電路，參見書P96圖3.26、P97圖3.27。F=(ABC)+(A+B+C)+(A+D)=(A+B)C(A+B+C)(A+D)=((A+B)C)(A+B+C)(A+D)=(A+B)C(A+D)3.2.4利用卡諾圖化簡函數(shù)，通過函數(shù)表達(dá)式或真值表分析其邏輯功能。例1：分析如圖邏輯電路。F&&≥1&A⊕C≥1≥1ABBCACP1P2P3P4P5P6P1=ACP2=A+BP3=B+CP4=A⊕C這是一個輸出恒為1

的邏輯電路。P5=P1P2=ACA+B=A+BF=P5P6=(A+B)ABC=0+0=1P6=P3+P4=B+C+A⊕C=ABC例2：分析如圖邏輯電路。寫出最簡表達(dá)式：

從表達(dá)式直接看不出明確的邏輯關(guān)系，可通過真值表分析得出：F=ABBCCA=AB+BC+CA&&&A&&&BCF&ABCF00000101001110010111011101111110這是一個三變量非一致電路。例3：試分析如下電路的邏輯功能。輸出F是對輸入8421碼的四舍五入的判決電路，當(dāng)輸入8421碼的值大于5時，F(xiàn)=1。1A8&&&FA2A4A1通過真值表分析：A8A4A2A1F00000001001000110100010101100111100010011010101111001101111011110000011111111111F=A8+A4A2+A4A1例4：試分析如下碼制轉(zhuǎn)換電路的邏輯功能。表達(dá)式：W=ACD+ABX=BCD+BD+BCY=CD+CDZ=D例4：試分析如下碼制轉(zhuǎn)換電路的邏輯功能。輸入為余三碼，輸出是8421碼真值表：ABCDWXYZ00000001001000110100010101100111100010011010101111001101111011110000000000011111111000011110000101100110011001101010101010101010表達(dá)式：W=ACD+ABX=BCD+BD+BCY=CD+CDZ=DA

B

CDWXYZ00000001001000110100010101100111100010011010101111001101111011110101011001110000000100100011010001010110011110001001101010111100例5：試分析如下電路的邏輯功能。1A&&Y3BCDY2Y1Y0&&11&&&&&&表達(dá)式：Y3=AY2=AB+AC+AD+BCDY1=ACD+ACD+ACD+ACDY0=D例5：試分析如下電路的邏輯功能。輸入為2421碼，輸出是余三碼表達(dá)式：Y3=AY2=AB+AC+AD+BCDY1=ACD+ACD+ACD+ACDY0=DA

B

CDY3Y2Y1Y000000001001000110100010101100111100010011010101111001101111011110011010001010110011101000101011010011010101110001001101010111100習(xí)題3.5 3.6例6：分析如圖邏輯電路。（作業(yè)3.5）寫出最簡表達(dá)式：A8=B8+B4+B2=B8B4B2

A4=B4⊕B2=B4B2+B4B2A2=B2

A1=B1

=1B81B4B2B1A8A4A2A1≥1例6：分析如圖邏輯電路。寫出最簡表達(dá)式：通過真值表來分析：A8=B8+B4+B2=B8B4B2

A4=B4⊕B2=B4B2+B4B2A2=B2

A1=B1

B8B4B2B1A8A4A2A10000000100100011010001010110011110001001101010111100110111101111這是一個BCD碼對9變補(bǔ)器。1100000000000000001111000011110000110011001100111010101010101010B8B4B2B1A8A4A2A100000001001000110100010101100111100010011010101111001101111011111001100001110110010101000011001000010000011101100101010000110010例7：分析如圖邏輯電路。（作業(yè)3.6）1.寫出最簡表達(dá)式：y0=x0

y1=x1⊕x0y2=

x2⊕(x1+y1)=x2⊕(x1+x1⊕x0)

=x2⊕(x1+x0)y3=

x3⊕(x2+y2)=x3⊕(x2+x2⊕(x1+

x0))

=x3⊕(x2+x1+x0)=1x3(MSB)x2x1x0(LSB)y3y2y1y0=1≥1≥1=1電路圖一3.通過真值表來分析：2.函數(shù)最簡表達(dá)式：x3x2x1x0y3y2y1y00000000100100011010001010110011110001001101010111100110111101111結(jié)論：這是一個二進(jìn)制變補(bǔ)器，也稱16變補(bǔ)器。y0=x0y1=x1⊕x0y2=x2⊕(x1+x0)y3=x3⊕(x2+x1+x0)01010101010101010110011001100110011110000111100001111111100000002.函數(shù)最簡表達(dá)式：結(jié)論：這是一個二進(jìn)制變補(bǔ)器，也稱16變補(bǔ)器。y0=x0y1=x1⊕x0y2=x2⊕(x1+x0)y3=x3⊕(x2+x1+x0)4.根據(jù)“變補(bǔ)”的規(guī)則（第一章），對上述表達(dá)式分析，也能得到同樣的結(jié)論。已知：x=xn-1xn-2…

x1x0

則：x求補(bǔ)為

xn-1xn-2…

x1x0+1

=yn-1yn-2…

y1y0

例：x=10110010000求補(bǔ)后y=01001110000從數(shù)值位的最低位x0開始進(jìn)行邏輯與、或轉(zhuǎn)換，而不是加法運算。2.函數(shù)最簡表達(dá)式：y0=x0y1=x1⊕x0y2=x2⊕(x1+x0)y3=x3⊕(x2+x1+x0)根據(jù)“變補(bǔ)”的規(guī)則（第一章），對上述表達(dá)式分析，也能得到同樣的結(jié)論。已知：x=xn-1xn-2…

x1x0

則：x求補(bǔ)為

xn-1xn-2…

x1x0+1

=yn-1yn-2…

y1y0

例：x=10110010000求補(bǔ)后y=01001110000變補(bǔ)的規(guī)律是：2.函數(shù)最簡表達(dá)式：4.16變補(bǔ)器的電路：y0=x0y1=x1⊕x0y2=x2⊕(x1+x0)y3=x3⊕(x2+x1+x0)若：輸入X=xn-1xn-2…

x1x0輸出Y=yn-1yn-2…

y1y0則：yi=xi⊕(xi-1+yi-1)yi=xi⊕(xi-1+xi-2…+x1+x0)5.推廣到n位二進(jìn)制變補(bǔ)器：=1x3(MSB)x2x1x0(LSB)y3y2y1y0=1≥1≥1=1電路圖二由上述分析可得：n位二進(jìn)制數(shù)的變補(bǔ)器的電路有

表達(dá)式1：yi=xi⊕(xi-1+yi-1)

表達(dá)式2：

yi=xi⊕(xi-1+xi-2…+x1+x0)(0≤i≤n-1)

思考

1：這兩個邏輯表達(dá)式說明了什么？顯然：表達(dá)式1對應(yīng)的邏輯電路是串行轉(zhuǎn)換，速度較慢。(電路圖一)表達(dá)式2對應(yīng)的邏輯電路是并行轉(zhuǎn)換，速度較快。(電路圖二)y0=x0y1=x1⊕x0y2=x2⊕(x1＋x0)y3=x3⊕(x2＋x1＋x0)……yn-1=xn-1⊕(xn-2＋…＋x2＋x1

＋x0)←表達(dá)式2可設(shè)計成“分組轉(zhuǎn)換，組內(nèi)并行，組間串行”的轉(zhuǎn)換方式。分析如下：∵A+AB=A+B

A+AB=A∴y2=x2⊕(x1＋x0)問題：當(dāng)位數(shù)n較大時，由于或門的扇入數(shù)有限，并行轉(zhuǎn)換電路不能實現(xiàn)。怎么辦？

推廣到第n位：

yn-1=xn-1⊕(xn-2＋yn-2)←表達(dá)式1=x2⊕(x1＋x1x0)=x2⊕(x1＋x1⊕x0)=x2⊕(x1＋x1x0＋x1x0)=x2⊕(x1＋y1)并由此給出另一個串行轉(zhuǎn)換電路，如下：

yn-1=xn-1⊕(xn-2＋…＋(x2＋(x1

＋x0))…)←表達(dá)式3得到的串行轉(zhuǎn)換電路的邏輯圖:y0=x0y1=x1⊕x0y2=x2⊕(x1＋x0)y3=x3⊕(x2＋x1＋x0)……yn-1=xn-1⊕(xn-2＋…+(x2＋(x1

＋x0))…)=1x3x2x1x0y3y2y1y0=1=1≥1≥1xn-1yn-1=1≥1xn-2電路圖三電路(電路圖三)是串行轉(zhuǎn)換，速度比并行轉(zhuǎn)換(電路圖二)慢，但比(電路圖一)要較快。3.3組合電路設(shè)計

CombinationalLogicCircuitDesign目的：根據(jù)要實現(xiàn)的邏輯功能，利用邏輯代數(shù)方法實現(xiàn)邏輯電路分析的一般步驟，如下圖所示：分析設(shè)計要求列出真值表寫出最簡邏輯表達(dá)式表達(dá)式變換畫出電路邏輯圖要求：電路用最少的邏輯門（集成塊）、最少的輸入端數(shù)。確定輸入輸出變量；邏輯關(guān)系；有無無關(guān)項d填入卡諾圖進(jìn)行化簡由卡諾圖得到最簡與或式根據(jù)所選用門的類型一、邏輯問題描述—真值表—邏輯表達(dá)式例設(shè)計一個二進(jìn)制一位全加器。3.3.1根據(jù)邏輯問題的描述寫出邏輯表達(dá)式1.半加器Half-Adder

輸入變量：加數(shù)A、B輸出函數(shù)：和Sh、進(jìn)位ChABShCh000110110010100111ABShSh=AB+AB=A⊕BCh=AB=AB=AABBAB&&&&ABSh&Ch半加器ABChSh1ABCh輸入變量：被加數(shù)Ai、加數(shù)Bi、來自低位的進(jìn)位Ci-1輸出函數(shù)：本位和Si、本位向高位的進(jìn)位Ci2.全加器Full-Adder

AiBiCi-1SiCi0000010100111001011101110010100110010111AiBiCi-1SiSi=Ai⊕Bi⊕Ci-1Ci=AiBi+AiCi-1+BiCi-1

1111CiAiBiCi-11111=AiBiCi-1+

AiBiCi-1+

AiBiCi-1+

AiBiCi-1二級與或電路參見書P98圖3.28(c)。用異或門和與、或門構(gòu)成電路：2.全加器Full-Adder

Si=Ai⊕Bi⊕Ci-1Ci=AiBi+AiCi-1+BiCi-1

AiBiCi-1CiSi=1&=1&≥1&Ci=AiBi+AiCi-1+BiCi-1Ci=AiBi+AiCi-1+BiCi-1用“與或非”門實現(xiàn)全加器AiBiCi-1SiSi=m1+m2+m4+m71111CiAiBiCi-111111111m1=Ci-1?

Cim2=Bi?

Cim4=Ai?

Cim7=Ai?

Bi?

Ci-1故Si=Ci-1?

Ci+

Bi?

Ci+

Ai?

Ci+

Ai?Bi?Ci-1=Ci?(Ci-1+

Bi+

Ai)

+

Ai?Bi?Ci-1禁止法CiAiBiCi-12.全加器Full-Adder

Ci=AiBi+AiCi-1+BiCi-1用“與或非”門實現(xiàn)全加器Si=Ci?(Ci-1+

Bi+

Ai)

+

Ai?Bi?Ci-1電路的特點：輸出為反函數(shù)。AiBiCi-1≥1&Si≥1&Ci全加器AiBiCi-1SiCi2.全加器Full-Adder

Si=Ai⊕Bi⊕Ci-1=Sh1⊕Ci-1=Sh2用“半加器”實現(xiàn)全加器Ci=AiBi+AiBiCi-1+AiBiCi-1

=Ch1+Ci-1(Ai⊕Bi)=Ch1+Ci-1Sh1

=Ch1+Ch2=Ch1+Ci-1(AiBi+AiBi)Sh=AB+AB=A⊕BCh=AB=1ABSh&Ch半加器ABChShCh2Sh2AiBiCh1Sh1Ci-1CiSi=1&=1&≥12.全加器Full-Adder

3.半減器Half-Subtractor輸入變量：被減數(shù)X、減數(shù)Y

輸出函數(shù)：本位差Dh、本位向高位的借位BhXYDhBh000110110011100011XYDh1XYBhDh=XY+XY=X⊕YBh=XY試比較半加器

Sh=A⊕BCh=AB=1XYSh&Ch半加器4.全減器Full-Subtractor輸入變量：被減數(shù)Xi、減數(shù)Yi、來自低位的借位Bi-1輸出函數(shù)：本位差Di、本位向高位的借位BiXiYiBi-1DiBi0000010100111001011101110011110110000011XiYiBi-1Di1111BiXiYiBi-11111Di=Xi⊕Yi⊕Bi-1Bi=XiYi+XiBi-1+YiBi-1

4.全減器Full-Subtractor

當(dāng)把被減數(shù)Ai取反，則(Ai–Bi)運算可由加法器完成。試比較全加器

Si=Ai⊕Bi⊕Ci-1Ci=AiBi+AiCi-1+BiCi-1

Di=Xi⊕Yi⊕Bi-1Bi=XiYi+XiBi-1+YiBi-1

AiBiCi-1CiSi=1&=1&≥1&二、邏輯問題描述—簡化真值表—邏輯表達(dá)式輸入變量：兩個正整數(shù)x=x2x1

，y=y2y1輸出函數(shù)：三個比較結(jié)果F1(x>y)，F(xiàn)2(x<y)，F(xiàn)3(x=y)①根據(jù)先比較高位后比較低位的原則，列出使函數(shù)為1的簡化真值表：x2y2x1y1F1F2F310dd10001dd010001001001110001000100111100100111000100010015.比較器Comparators②由簡化真值表直接寫出邏輯表達(dá)式：F1

=x2y2+x2y2x1y1+x2y2x1y1x2y2x1y1F1F2F310dd10001dd01000100100111000100010011110010011100010001001F2=x2y2+x2y2x1y1+x2y2x1y1F3=x2y2x1y1+x2y2x1y1+x2y2x1y1+x2y2x1y1邏輯電路圖參見書P98圖3.28（c）。比較電路x2x1y2F1F2y1F3三、邏輯問題描述——邏輯表達(dá)式6.由邏輯問題描述直接寫出邏輯表達(dá)式。SECURE=WINDOW?DOOR?GARAGEALARM=PANIC+ENABLE?EXITING?SECUREALARM=PANIC+ENABLE?EXITING

?

(WINDOW?DOOR?GARAGE)例設(shè)計一個房間報警電路。如果①意外事件發(fā)生輸入PANIC為1；②使能輸入ENABLE為1、出口標(biāo)志輸入EXITING為0、房間沒有加密(SECURE)；則報警輸出ALARM為1。如果窗(WINDOW)、門(DOOR)及車庫(GARAGE)都是1

則房間加密(SECURE)。報警電路邏輯圖PANICENABLEEXTINGWINDOWDOORGARAGESECUREALARM1&≥11&思考題：1.設(shè)計一個兩位二進(jìn)制數(shù)乘法器。分析：輸入變量X=x2x1

Y=y2y1

輸出變量Z=z4z3z2z1x2x1y2y1z4z3z2z1000000010010001101000101011001111000100110101011110011011110111100000000000000000000000100100011000000100100011000000011011010011x2x1z4y2y11111111111111z3z1z2思考題：1.設(shè)計一個兩位二進(jìn)制數(shù)乘法器。分析：輸入變量X=x2x1

Y=y2y1

輸出變量Z=z4z3z2z11x2x1z4y2y11111111111111z3z1z2z4=

x2x1y2y1z3=

x2x1y2+x2y2y1z2=

x2x1y1+x2y2y1

+x2x1y2+x1y2y1

z1=x1y1輸出函數(shù):思考題：2.美國國家航空航天局管理局系統(tǒng)：

由三臺計算機(jī)構(gòu)成，在任何時候必有兩臺在線，第三臺冗余以確保航空飛行器的操作。若在線的有一臺計算機(jī)出現(xiàn)問題，則它處于掉線態(tài)而另一臺冗余的就變成在線。自檢測診斷決定每一臺計算機(jī)的操作狀態(tài)，并在其失敗時產(chǎn)生一個輸出。當(dāng)一臺計算機(jī)失敗時，它必轉(zhuǎn)為掉線態(tài)。若同時兩臺計算機(jī)掉線，將產(chǎn)生一個報警信號并允許第三臺計算機(jī)變?yōu)樵诰€。如果三臺計算機(jī)都不能獲得在線，則產(chǎn)生第二種報警信號，啟動緊急程序。分析：輸入變量：三臺計算機(jī)的操作狀態(tài)C1、C2、C3(1—失敗)

輸出變量：三臺計算機(jī)的斷開連接控制信號Q1、Q2、Q3

(1—連接)兩個報警信號W1、W2(1—報警)分析：

輸入變量：C1、C2、C3

輸出變量：機(jī)器工作狀態(tài)Q1、Q2、Q3和報警W1、W2C1C2C3Q1Q2Q3W1W20000010100111001011101110110011000101001001001100010100011000001Q1C1C2C3111Q2C1C2C31111Q3C1C2C31111W1C1C2C3111W2C1C2C31思考題：3.血液判別器。分析：輸入變量：輸血者血型Ai、Bi、ABi、Oi

受血者血型Ao、Bo、ABo、Oo輸出變量：配血成功F輸血者血型受血者血型OiAiBiABiOoAoBoABo問題：這是一個8輸入1輸出的邏輯函數(shù)，列出真值表和卡諾圖都太繁。根據(jù)問題描述直接寫出邏輯表達(dá)式：輸血者血型為Oi型、或受血者血型為ABo型，則F=1；輸血者血型為Ai型、受血者血型為Ao型、ABo型，則F=1；輸血者血型為Bi型、受血者血型為Bo型、ABo型，則F=1；輸血者血型為ABi型、受血者血型為ABo型，則F=1；

F=Oi+Ai(Ao+ABo)+Bi(Bo+ABo)+ABi

ABo輸血者血型受血者血型OiAiBiABiOoAoBoABo思考題：4.開關(guān)控制電路

某一集體宿舍，共住有7人，公用一套照明設(shè)施，每人床頭都有一個控制開關(guān)，要求每按動開關(guān)一下，就改變一次燈的狀態(tài)(即亮→滅、滅→亮)。試設(shè)計出此燈控開關(guān)電路。分析：輸入變量K1、K2、K3、K4、K5、K6、和K7

輸出變量F

設(shè)開關(guān)初態(tài)F=0當(dāng)K1K2K3K4K5K6K6均為0可以從四變量輸入分析入手，找出生成輸出函數(shù)的特征和規(guī)律。設(shè)：ABCD初態(tài)是未接通(為0000)，照明設(shè)備為不工作(F為0)。這種變化的規(guī)律是可以通過卡諾圖中小方格的相鄰關(guān)系體現(xiàn)出來的。如圖所示：0000F=0

0001F=1

0100F=1

1000F=1

0010F=1

0011F=0

11111111F=A⊕B⊕C⊕D思考題：4.開關(guān)控制電路思考題：

5.碼制轉(zhuǎn)換電路例1輸入為2421碼ABCD

輸出為余3碼Y3Y2Y1Y0分析列出真值表：十進(jìn)制數(shù)ABCDY3Y2Y1Y00123456789000000010010001101000101011001111000100110101011110011011110111100110100010101100111dddddd10001001101010111100關(guān)鍵是找出兩者之間的等值關(guān)系。填卡諾圖第一步：填出所有的“d”ddddddABCDY3ddddddABCDY2ABCDY3Y2Y1Y0000000010010001101000101011001111000100110101011110011011110111100110100010101100111dddddd10001001101010111100ddddddABCDY1ddddddABCDY0第二步：按Y3、Y2、Y1和Y0分別填完卡諾圖ABCDY3ABCDY2ABCDY1ABCDY0dddddd1dd1dd11d1ddddddd1d1dd1d11dddddddddddddd111dddd1d1dABCDY3Y2Y1Y0000000010010001101000101011001111000100110101011110011011110111100110100010101100111dddddd10001001101010111100ABCDY3Y2Y1Y000000001001000110100010101100111100010011010101111001101111011110

0110

1000

1010

1100

111dddddd1

0001

0011

0101

0111

100ABCDY3Y2Y1Y000000001001000110100010101100111100010011010101111001101111011110

0110

1000

1010

1100

111dddddd1

0001

0011

0101

0111

10011dd1d1dd1dABCDY3Y2Y1Y000000001001000110100010101100111100010011010101111001101111011110

0

1

10

1

000

1

010

1

100

1

11dddddd1

0

001

0

011

0

101

0

111

1

00ABCDY3Y2Y1Y0000000010010001101000101011001111000100110101011110011011110111100110100010101100111dddddd10001001101010111100第三步：找出最小覆蓋并寫出最簡表達(dá)式Y(jié)3=AY2=AB+AC+AD+BCDY1=A⊕C⊕DY0=D1dd1dd11d1dABCDY31d1dd1d11ddABCDY211dd1d1dd1dABCDY1111dddd1d1dABCDY0十進(jìn)制數(shù)的常用代碼一覽表紅色數(shù)字表示該編碼所對應(yīng)的十進(jìn)制數(shù)值，其它均為無效編碼即無關(guān)項d。BCD碼2421碼余3碼Gray碼(1)步進(jìn)碼000000001100102001130100401015011060111710008100191010

d1011

d1100

d1101

d1110

d1111

d00000000110010200113010040101

d0110

d0111d1000

d1001

d1010

d10115110061101711108111190000

d0001

d0010

d001100100101012011030111410005100161010710118110091101