EDA 第8章 系統(tǒng)優(yōu)化和時序分析

EDA技術(shù)實用教程第8章

系統(tǒng)優(yōu)化和時序分析

8.1資源優(yōu)化8.1.1資源共享8.1資源優(yōu)化8.1.1資源共享8.1資源優(yōu)化8.1.1資源共享8.1資源優(yōu)化8.1.1資源共享8.1資源優(yōu)化8.1.1資源共享8.1資源優(yōu)化8.1.2邏輯優(yōu)化

8.1資源優(yōu)化8.1.2邏輯優(yōu)化

8.1資源優(yōu)化8.1.3串行化8.1資源優(yōu)化8.1.3串行化接下頁8.1資源優(yōu)化8.1.3串行化接上頁8.2速度優(yōu)化

8.2.1流水線設(shè)計

8.2速度優(yōu)化

8.2.1流水線設(shè)計

8.2速度優(yōu)化

8.2.1流水線設(shè)計

8.2速度優(yōu)化

8.2.1流水線設(shè)計

8.2速度優(yōu)化

8.2.1流水線設(shè)計

8.2速度優(yōu)化

8.2.1流水線設(shè)計

8.2速度優(yōu)化

8.2.2寄存器配平8.2速度優(yōu)化

8.2.2寄存器配平8.2速度優(yōu)化

8.2.3關(guān)鍵路徑法

8.2速度優(yōu)化

8.2.4乒乓操作法8.2速度優(yōu)化

8.2.5加法樹法

加法樹速度優(yōu)化技術(shù)部分類似于流水線法。2輸入加法樹結(jié)構(gòu)若將加法樹逐級拓展，可以實現(xiàn)更長的樹結(jié)構(gòu)。8.3優(yōu)化設(shè)置與時序分析8.3.1使用DesignAssistant檢查設(shè)計可靠性8.3優(yōu)化設(shè)置與時序分析8.3.2增量布局布線控制設(shè)置

8.3優(yōu)化設(shè)置與時序分析8.3.3時序設(shè)置與分析8.3優(yōu)化設(shè)置與時序分析8.3.4查看時序分析結(jié)果

8.3優(yōu)化設(shè)置與時序分析8.3.5適配優(yōu)化設(shè)置示例（1）建立工程（2）打開AssignmentEditor對話框

8.3優(yōu)化設(shè)置與時序分析8.3.5適配優(yōu)化設(shè)置示例（3）選項設(shè)置

8.3優(yōu)化設(shè)置與時序分析8.3.6LogicLock優(yōu)化技術(shù)

QuartusII提供了一種非常優(yōu)秀的優(yōu)化技術(shù)，即邏輯鎖定技術(shù)（LogicLock）。QuartusII支持邏輯鎖定技術(shù)的FPGA器件系列有APEX20K、APEXII、Excalibur、Cyclone/II/III和Stratix/II/III等。習(xí)題8-1利用資源共享的面積優(yōu)化方法對例8-9程序進行優(yōu)化（僅要求在面積上優(yōu)化）。習(xí)題8-2試通過優(yōu)化邏輯的方式對圖8-20所示的結(jié)構(gòu)進行改進，給出VHDL代碼和結(jié)構(gòu)圖。

習(xí)題8-3已知4階直接型FIR濾波器的數(shù)學(xué)表達式如下：y(n)=x(n)h(0)+x(n-1)+x(n-2)h(2)+x(n-3)h(3)x(n)與x(n-m)，m=0，1，2，3是延遲關(guān)系，m表示延遲的clk數(shù)。x(n-m)與h(m)的位寬均為8位，y(n)為10位，其中h(m)在模塊例化后為常數(shù)。該模塊的輸入為x(n)、clk，輸出為y(n)，試實現(xiàn)該邏輯。8-4對習(xí)題8-3中的FIR濾波器在速度上進行優(yōu)化(在h(m)固定的情況下)，試采用流水線技術(shù)。8-5利用FLEX的LUT結(jié)構(gòu)，構(gòu)建資源占用較小的常數(shù)乘法器，改進習(xí)題8-3和習(xí)題8-4的設(shè)計，減少模塊的資源使用。8-6若對速度要求不高，但目標芯片的容量較小，試把習(xí)題8-3中的FIR濾波器用串行化的方式實現(xiàn)。8-7設(shè)計一個連續(xù)乘法器，輸入為a0、a1、a2、a3，位寬各為8位，輸出rout為32位，完成rout=a0*a1*a2*a3。試實現(xiàn)之。8-8對習(xí)題8-7進行優(yōu)化，判斷以下實現(xiàn)方法中哪種方法更好？（1）rout=((a0*a1)*a2)*a3（2）rout=(a0*a1)*(a2*a3)8-9為提高速度，對習(xí)題8-8中的前一種方法加上流水線技術(shù)進行實現(xiàn)。8-10試對以上的習(xí)題解答通過設(shè)置QuartusII相關(guān)選項的方式，提高速度，減小面積。實驗與設(shè)計8-1采用流水線技術(shù)設(shè)計高速數(shù)字相關(guān)器（1）實驗?zāi)康模海?）實驗原理：（3）實驗任務(wù)1：

實驗與設(shè)計8-1采用流水線技術(shù)設(shè)計高速數(shù)字相關(guān)器（4）實驗任務(wù)2：（5）實驗任務(wù)3：（6）實驗任務(wù)4：（7）思考題：（8）實驗報告：

實驗與設(shè)計8-2線性反饋移位寄存器設(shè)計（1）實驗?zāi)康模海?）實驗原理：

（3）實驗任務(wù)：

實驗與設(shè)計8-2線性反饋移位寄存器設(shè)計（4）思考題1:

（5）思考題2：（6）實驗報告：實驗與設(shè)計8-3循環(huán)冗余校驗（CRC）模塊設(shè)計（1）實驗?zāi)康模海?）實驗原理：

實驗與設(shè)計8-3循環(huán)冗余校驗（CRC）模塊設(shè)計（1）實驗?zāi)康模海?）實驗原理：

接下頁實驗與設(shè)計8-3循環(huán)冗余校驗（CRC）模塊設(shè)計（1）實驗?zāi)康模海?）實驗原理：

接上頁接下頁實驗與設(shè)計8-3循環(huán)冗余校驗（CRC）模塊設(shè)計（1）實驗?zāi)康模海?）實驗原理：

接上頁實驗與設(shè)計8-3循環(huán)冗余校驗（CRC）模塊設(shè)計（3）實驗任務(wù)1：（4）實驗任務(wù)2：（5）思考題1：（6）思考題2：（7）思考題3：（8）實驗報告：

實驗與設(shè)計8-4設(shè)計3級流水線16位加法器實驗任務(wù)：根據(jù)8.2.1介紹的方法，設(shè)計具有3級流水線的16位加法器。在QuartusII上仿真驗證，并通過QuartusII的相關(guān)編譯報告比較無流水線（可以加一級鎖存器以利比較）和有3級流水線的16位加法器的數(shù)據(jù)處理速度及資源占用情況。實驗與設(shè)計8-5基于DES數(shù)據(jù)加密標準的加解密系統(tǒng)設(shè)計

（1）實驗原理：（2）實驗任務(wù)：

實驗與設(shè)計8-6SPWM脈寬調(diào)制控制系統(tǒng)設(shè)計

（1）實驗原理：

實驗與設(shè)計8-6SPWM脈寬調(diào)制控制系統(tǒng)設(shè)計

（1）實驗原理：

實驗與設(shè)計8-6SPWM脈寬調(diào)制控制系統(tǒng)設(shè)計

（2）實驗內(nèi)容1：演示示例：/KX_7C5EE+/EXPERIMENTs/EXP33_PWM_GENERATOR/。（3）實驗內(nèi)容2：設(shè)計示例：/KX_7C5EE+/EXPERIMENTs/EXP37_SPWM_Basic/實驗與設(shè)計8-6SPWM脈寬調(diào)制控制系統(tǒng)設(shè)計

（2）實驗內(nèi)容1：演示示例：/KX_7C5EE+/EXPERIMENTs/EXP33_PWM_GENERATOR/。（3）實驗內(nèi)容2：設(shè)計示例：/KX_7C5EE+/EXPERIMENTs/EXP37_SPWM_Basic/（4）實驗內(nèi)容3：（5）實驗內(nèi)容4：

實驗與設(shè)計實驗與設(shè)計8-7步進電機細分控制電路設(shè)計（1）實驗?zāi)康模海?）實驗原理：

1.步進電機細分驅(qū)動原理2．步距細分的系統(tǒng)構(gòu)成3.細分驅(qū)動性能的改善

實驗與設(shè)計8-