計(jì)算機(jī)結(jié)構(gòu)與邏輯設(shè)計(jì)02

計(jì)算機(jī)結(jié)構(gòu)與邏輯設(shè)計(jì)

2023/2/11目錄第0章 緒論第1章 計(jì)算機(jī)中的數(shù)制與碼制第2章 邏輯函數(shù)與門網(wǎng)絡(luò)第3章 時(shí)序邏輯電路第4章 算術(shù)邏輯運(yùn)算電路第5章 PLD與VHDL語(yǔ)言2023/2/12重點(diǎn)邏輯代數(shù)的基本定理邏輯函數(shù)的卡諾圖化簡(jiǎn)(必考)組合邏輯電路的分析與最小化設(shè)計(jì)(必考)邏輯電路的冒險(xiǎn)2023/2/13§2.1 邏輯代數(shù)的基本知識(shí)

邏輯代數(shù)(LogicAlgebra)又稱為布爾(Boolean)代數(shù)，是用來處理命題(Proposition)之間邏輯關(guān)系的代數(shù)系統(tǒng)。在邏輯代數(shù)中，命題用字母A,B,C等表示，稱為邏輯變量。

二值邏輯——任何邏輯命題只有真(True)和假(False)兩個(gè)可能。邏輯變量的真和假稱為邏輯真值(Truth)。

二值邏輯的邏輯變量取值：邏輯0、邏輯1。邏輯0和邏輯1不代表數(shù)值大小，僅表示相互矛盾、相互對(duì)立的兩種邏輯狀態(tài) 二值邏輯滿足排中律： 若A≠1，則A=0； 若A≠0，則A=1邏輯關(guān)系 函數(shù) 實(shí)現(xiàn)抽象電路2023/2/14§2.1.1 邏輯代數(shù)的基本運(yùn)算基本邏輯運(yùn)算：與(and)、或(or)、非(not)與邏輯真值表與邏輯關(guān)系表與邏輯只有決定某一事件的所有條件全部具備，這一事件才能發(fā)生開關(guān)A開關(guān)B燈F斷斷斷合合斷合合滅滅滅亮ABF1011010000102023/2/15§2.1.1 邏輯代數(shù)的基本運(yùn)算與邏輯的表示 邏輯常量、邏輯變量間的運(yùn)算規(guī)則：

0·0=0 0·1=1·0=0 1·1=1

A·0=0 A·1=1 A·A=A

邏輯表達(dá)式F=AB=ABABF邏輯符號(hào)與邏輯運(yùn)算符，也有用“”、“∧”、“∩”、“&”表示2023/2/16§2.1.1 邏輯代數(shù)的基本運(yùn)算

或邏輯真值表或邏輯ABF1邏輯符號(hào)只有決定某一事件的有一個(gè)或一個(gè)以上具備，這一事件才能發(fā)生ABF1011010011102023/2/17§2.1.1 邏輯代數(shù)的基本運(yùn)算

邏輯常量、邏輯變量間的運(yùn)算規(guī)則：

0+0=0 1+0=0+1=1 1+1=1

A+0=A A+1=1 A+A=A

邏輯表達(dá)式F=A+BN個(gè)輸入：F=A+B+...+N或邏輯運(yùn)算符，也有用“∨”、“∪”表示2023/2/18§2.1.1 邏輯代數(shù)的基本運(yùn)算 邏輯常量、邏輯變量間的運(yùn)算規(guī)則：

當(dāng)決定某一事件的條件滿足時(shí)，事件不發(fā)生；反之事件發(fā)生，非邏輯真值表邏輯符號(hào)AF1AF0110邏輯表達(dá)式F=A“-”非邏輯運(yùn)算符非邏輯2023/2/19§2.1.1 邏輯代數(shù)的基本運(yùn)算異或運(yùn)算ABF101101001100邏輯表達(dá)式F=AB=AB+AB

ABF=1邏輯符號(hào)“”異或邏輯運(yùn)算符2023/2/110§2.1.1 邏輯代數(shù)的基本運(yùn)算ABF101101000011同或運(yùn)算邏輯表達(dá)式F=AB=AB

ABF=1邏輯符號(hào)“⊙”同或邏輯運(yùn)算符2023/2/111§2.1.1 邏輯代數(shù)的基本運(yùn)算

復(fù)合邏輯運(yùn)算與非邏輯運(yùn)算F1=AB或非邏輯運(yùn)算F2=A+B與或非邏輯運(yùn)算F3=AB+CD2023/2/112§2.1.2 邏輯代數(shù)的基本定律公理1如A≠1,則A=0如A≠0,則A=1公理2公理30·0=01·1=1公理40·1=1·0=01+0=0+1=1公理51·1=10+0=0交換律A·B=B·AA+B=B+A結(jié)合律A·(B·C)=(A·B)·C(A+B)+C=A+(B+C)分配律A·(B+C)=A·B+A·CA+(B·C)=(A+B)(A+C)2023/2/113§2.1.2 邏輯代數(shù)的基本定律

控制律A·0=0A+1=1自等律A·1=AA+0=A重疊律A·A·…·A=AA+A+…+A=A吸收律A(A+B)=AA+A·B=A互補(bǔ)律反演律雙重否定律2023/2/114§2.1.2 邏輯代數(shù)的基本定律證明方法：一、利用真值表 例2-1用真值表證明反演律二、利用基本定律 例2-2證明吸收律A+AB=A A+AB=A·1+A·B=A·(1+B)=AABAB

A+BABA+B0001101111101110100010002023/2/115§2.1.3 邏輯代數(shù)的基本規(guī)則一、置換(Replacement)規(guī)則

對(duì)于邏輯等式中的任一變量X，若將所有出現(xiàn)X的地方都用邏輯函數(shù)G置換，等式仍然成立。

例2-3

由此反演律能推廣到n個(gè)變量2023/2/116§2.1.3 邏輯代數(shù)的基本規(guī)則二、對(duì)偶(Dual)規(guī)則

對(duì)任一邏輯函數(shù)F=f(X1,X2,…,Xn)，只要對(duì)表達(dá)式中所有的邏輯常量和邏輯符號(hào)分別做1和0、+和·

的對(duì)換，得到的新函數(shù)就是原函數(shù)F的對(duì)偶函數(shù)，記為F’。且原函數(shù)具有的一切性質(zhì)，其對(duì)偶函數(shù)同樣具備。

應(yīng)用對(duì)偶規(guī)則時(shí)需要注意：1) 上述變換必須對(duì)所有的邏輯常量、邏輯符號(hào)施行，不能遺漏；必須保持原函數(shù)變量之間的運(yùn)算順序不變。 例2-4求的對(duì)偶函數(shù)3) 函數(shù)式中有“”和“⊙”運(yùn)算符，求對(duì)偶函數(shù)時(shí)，要將運(yùn)算符“”換成“⊙”，“⊙”換成“”。

2023/2/117§2.1.3 邏輯代數(shù)的基本規(guī)則三、反演(Invert)規(guī)則(反函數(shù)) 對(duì)任何邏輯函數(shù)F=f(X1,X2,…,Xn)，只要將表達(dá)式中所有的邏輯常量、邏輯符號(hào)和邏輯變量分別作0和1，+和·，之間的交換，得到的新的邏輯表達(dá)式就是原函數(shù)F的反函數(shù)。反演規(guī)則也稱為求反規(guī)則或求補(bǔ)規(guī)則。 在使用反演規(guī)則時(shí)應(yīng)注意：上述變換必須對(duì)所有的邏輯常量、邏輯符號(hào)和邏輯變量施行，不能遺漏必須保持原函數(shù)變量之間的運(yùn)算順序不變之間的互換只對(duì)邏輯變量有效。函數(shù)式中有“”和“⊙”運(yùn)算符，求反函數(shù)時(shí)，要將運(yùn)算符“”換成“⊙”，“⊙”換成“”。2023/2/118§2.1.3 邏輯代數(shù)的基本規(guī)則 例2-5求的反函數(shù)

例2-6求邏輯函數(shù)的反函數(shù)

在作求反運(yùn)算時(shí)，不要先在邏輯表達(dá)式上面加橫桿，而是采用直接順序求反的方法，避免將求反運(yùn)算和求非運(yùn)算混淆2023/2/119§2.1.3 邏輯代數(shù)的基本規(guī)則對(duì)偶函數(shù)與反函數(shù)的區(qū)別：從命題的角度講，對(duì)偶函數(shù)是兩個(gè)相互獨(dú)立的函數(shù)。函數(shù)形式上對(duì)偶，性質(zhì)上相同。反函數(shù)是同一命題的兩個(gè)表現(xiàn)形式，且滿足互補(bǔ)律。從演化規(guī)則上講，求對(duì)偶函數(shù)對(duì)換邏輯常量與邏輯符號(hào)，求反函數(shù)對(duì)換邏輯常量、邏輯符號(hào)和邏輯變量。2023/2/120§2.1.4 邏輯代數(shù)的常用公式1、并項(xiàng)公式：如果邏輯表達(dá)式中有兩個(gè)與項(xiàng)，它們的一個(gè)因子相同，另一個(gè)因子互補(bǔ)，就可以將兩項(xiàng)合并稱一項(xiàng)，并消去那個(gè)互補(bǔ)的因子。2、消冗余因子公式：如果某與項(xiàng)的一個(gè)因子恰好與另一個(gè)與項(xiàng)互補(bǔ)，則該因子是冗余的，可以消去。3、消冗余項(xiàng)公式：如果某兩個(gè)與項(xiàng)有一個(gè)因子互補(bǔ)，而第三個(gè)與項(xiàng)恰好是這兩個(gè)與項(xiàng)中不互補(bǔ)的全體因子的與運(yùn)算，則第三項(xiàng)是冗余的，可以消去。2023/2/121§2.2 邏輯函數(shù)及其描述方法

在邏輯代數(shù)中，任何對(duì)n個(gè)邏輯變量x1,x2,…,xn進(jìn)行有限次邏輯運(yùn)算的邏輯表達(dá)式，稱為n變量的邏輯函數(shù)或簡(jiǎn)稱函數(shù)，記作：F=f(x1,x2,…,xn)。 邏輯函數(shù)的描述方法：1、邏輯表達(dá)式 F(A、B、C) 與-或式 或-與式 與-或-非式2023/2/122§2.2 邏輯函數(shù)及其描述方法2、邏輯圖3、真值表4、卡諾圖：卡諾圖是真值表的一種圖形表示方法。把真值表中的變量分成兩組分別排在行和列中，其中多變量坐標(biāo)按循環(huán)碼排列，函數(shù)值按坐標(biāo)的位置逐個(gè)填入，就構(gòu)成二維圖表——卡諾圖。

例2-7求下面真值表的卡諾圖ABCF000000100100011110001011110111111111BC00011110A012023/2/123§2.2 邏輯函數(shù)及其描述方法AB00011011

m0

m1

m2

m3AABBABBAABABAB1010

m0

m1

m2

m3

miABC01000111100001111000011110

m0

m1

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m0

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m11ABCD二變量K圖三變量K圖四變量K圖2023/2/124§2.2 邏輯函數(shù)及其描述方法5、標(biāo)準(zhǔn)表達(dá)式

最小項(xiàng)：設(shè)有n個(gè)變量為A1~An，P是由這n個(gè)變量組成的與項(xiàng)。若與項(xiàng)P中的每一個(gè)變量都以出現(xiàn)一次且僅一次，則稱P是最小項(xiàng)。 例，由A,B,C三個(gè)變量構(gòu)成的最小項(xiàng)共8個(gè)，為：

n個(gè)變量構(gòu)成的最小項(xiàng)共有2n個(gè)，通常用mi表示。下角標(biāo)i按下面的規(guī)則確定：將變量A1~An按順序排序，與項(xiàng)中以原變量出現(xiàn)時(shí)記為1，以反變量出現(xiàn)記為0。它們按序排列成一個(gè)二進(jìn)制數(shù)，其相應(yīng)的十進(jìn)制數(shù)即為i的值。例如

由最小項(xiàng)的邏輯和所構(gòu)成的邏輯函數(shù)式成為邏輯函數(shù)的標(biāo)準(zhǔn)與或式。簡(jiǎn)寫為：2023/2/125§2.2 邏輯函數(shù)及其描述方法

例2-8將例2-7的真值表改寫為標(biāo)準(zhǔn)與或式ABCF000000100100011110001011110111112023/2/126§2.2 邏輯函數(shù)及其描述方法 例2-9將函數(shù)變換為與或標(biāo)準(zhǔn)式 作出函數(shù)的真值表ABCF000100100100011110011010110111102023/2/127§2.2 邏輯函數(shù)及其描述方法例2-10將變換成標(biāo)準(zhǔn)與或式

F2023/2/128§2.2 邏輯函數(shù)及其描述方法

2023/2/129§2.2 邏輯函數(shù)及其描述方法問題一、如何由普通表達(dá)式得到卡諾圖 例2-12畫出3變量函數(shù)F(A,B,C)=A+BC的卡諾圖2023/2/130§2.2 邏輯函數(shù)及其描述方法2023/2/131§2.3 門電路的基本知識(shí)正邏輯(PositiveLogic)：高電平代表邏輯1，低電平代表邏輯0負(fù)邏輯(NegativeLogic)：低電平代表邏輯1，高電平代表邏輯0門電路的主要技術(shù)要求：1、邏輯電平穩(wěn)定。2、功耗小。靜態(tài)功耗，動(dòng)態(tài)功耗3、工作速度高。平均延遲時(shí)間4、抗干擾能力強(qiáng)。干擾容限，也成干擾裕度(NoiseMargin)5、負(fù)載能力強(qiáng)。阻性負(fù)載，容性負(fù)載0

小規(guī)模集成電路：扇出系數(shù)互補(bǔ)輸出電路：又稱推拉輸出電路 優(yōu)點(diǎn)：負(fù)載能力強(qiáng) 缺點(diǎn)：輸出端不可并聯(lián)使用2023/2/132§2.4 邏輯函數(shù)的簡(jiǎn)化 一個(gè)邏輯函數(shù)可以有多種不同的邏輯表達(dá)式，它們?cè)诜焙?jiǎn)程度上有所差異，但是它們所表示的邏輯功能是完全等效的。將較繁的邏輯表達(dá)式變換成與之等效的最簡(jiǎn)邏輯表達(dá)式就稱為邏輯函數(shù)的簡(jiǎn)化。 由于邏輯函數(shù)與邏輯電路之間存在著一一對(duì)應(yīng)關(guān)系，因此邏輯函數(shù)簡(jiǎn)化意味著可以用較少的輸入端來實(shí)現(xiàn)同樣的邏輯功能。這對(duì)于提高電路可靠性和降低成本都是有利的。

邏輯函數(shù)簡(jiǎn)化的方法： 邏輯代數(shù)簡(jiǎn)化法(公式法簡(jiǎn)化) 卡諾圖法簡(jiǎn)化2023/2/133§2.4.2 公式法簡(jiǎn)化合并項(xiàng)法

F吸收法

F消除法

F2023/2/134§2.4.2 公式法簡(jiǎn)化配項(xiàng)法

F綜合法

F2023/2/135§2.4.3 卡諾圖法簡(jiǎn)化

由于卡諾圖的坐標(biāo)采用循環(huán)碼編排，使得圖上任何相鄰的兩個(gè)小方塊對(duì)應(yīng)的最小項(xiàng)邏輯相鄰，圖上每行、每列兩端的兩個(gè)最小項(xiàng)也是邏輯相鄰的。相鄰兩個(gè)最小項(xiàng)的合并項(xiàng)在圖上用一個(gè)圈表示，合并規(guī)則如下：1) 將邏輯值為1的相鄰最小項(xiàng)圈起來，圈內(nèi)最小項(xiàng)(1格)的個(gè)數(shù)M=2i(i=0,1,2,…)，即M必須是2的冪；M個(gè)1格圈在一起可以消去i個(gè)變量，所以，合并后的與項(xiàng)中只包含(n-i)個(gè)變量。由此可見，相鄰1格越多，即合并圈越大，可以消去的變量數(shù)越多，合并后的與項(xiàng)越簡(jiǎn)單。2) 為了使函數(shù)簡(jiǎn)化得到最佳結(jié)果，合并圈之間允許部分重疊，某些1格甚至可以多次重疊。3) 若一個(gè)合并圈包含的每1格均被其他合并圈分別包含了，則這個(gè)合并圈就是多余的，必須消除。2023/2/136§2.4.3 卡諾圖法簡(jiǎn)化

0001111000011110

m0

m1

m2

m3

m4

m5

m6

m7

m12

m13

m14

m15

m8

m9

m10

m11ABCD四變量K圖兩個(gè)相鄰格圈在一起，結(jié)果消去一個(gè)變量ABD

ADA1四個(gè)相鄰格圈在一起，結(jié)果消去兩個(gè)變量八個(gè)相鄰格圈在一起，結(jié)果消去三個(gè)變量十六個(gè)相鄰格圈在一起，結(jié)果mi=12023/2/137§2.4.3 卡諾圖法簡(jiǎn)化例2-13將F(A、B、C、D)化為最簡(jiǎn)與非—與非式0100011110001110CDAB111111111111ACADBCBDABC2023/2/138§2.4.3 卡諾圖法簡(jiǎn)化 例2-14試?yán)每ㄖZ圖法化簡(jiǎn)邏輯函數(shù)F=∑m(0,2,5,8,10,11,14,15)2023/2/139§2.4.3 卡諾圖法簡(jiǎn)化問題二、具有約束的邏輯函數(shù)的化簡(jiǎn)

在實(shí)際的邏輯電路中，經(jīng)常會(huì)遇到有些輸入組合在工作時(shí)根本不會(huì)出現(xiàn)，這時(shí)其對(duì)應(yīng)的最小項(xiàng)的取值就可以是任意的，這樣的最小項(xiàng)就稱為任意項(xiàng)，有時(shí)也稱為約束項(xiàng)。在卡諾圖和真值表中用叉號(hào)（X）表示，在表達(dá)式中用來∑d表示。

對(duì)于有約束項(xiàng)的邏輯函數(shù)的化簡(jiǎn)，由于約束項(xiàng)不會(huì)出現(xiàn)，因此可以根據(jù)化簡(jiǎn)的需要把它當(dāng)作0或1，即包含在卡諾圈中就認(rèn)為其取值為1，不包含在卡諾圈中就認(rèn)為其取值為0。2023/2/140§2.4.3 卡諾圖法簡(jiǎn)化2023/2/141§2.4.3 卡諾圖法簡(jiǎn)化2023/2/142§2.5 組合邏輯電路組合邏輯電路

組合邏輯電路(CombinationalLogicCircuit)是由各種集成邏輯門按一定要求連接并實(shí)現(xiàn)某種邏輯功能的電路。 圖中，輸入信號(hào)x1,…,xn是二值邏輯變量，輸出信號(hào)z1,…,zn是二值邏輯函數(shù)。邏輯函數(shù)表達(dá)式為：組合邏輯電路x1xnz1zn2023/2/143§2.5.1 組合邏輯電路的定義與特點(diǎn)組合邏輯電路的特點(diǎn)為：1) 在任意指定時(shí)刻的穩(wěn)態(tài)輸出僅決定于該時(shí)刻的輸入變量的狀態(tài)，而與以前各時(shí)刻的輸入狀態(tài)無關(guān)；2) 在電路結(jié)構(gòu)上信號(hào)流向是單向性的，沒有從輸出端反饋到輸入端的反饋回路；3) 電路一般由邏輯門構(gòu)成，不含有記憶元件；4) 輸出與輸入之間存在有一定的延遲時(shí)間。 數(shù)字系統(tǒng)中，常用的組合邏輯部件有編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)據(jù)分配器、4位全加器、4位數(shù)值比較器和算術(shù)運(yùn)算電路等。2023/2/144§2.5.2 組合邏輯電路的分析分析組合邏輯電路輸入與輸出之間關(guān)系的步驟：1. 寫出電路的邏輯函數(shù)表達(dá)式2. 簡(jiǎn)化邏輯函數(shù)，求出最簡(jiǎn)邏輯函數(shù)或列真值表3. 描述電路的邏輯功能 例2-17分析如圖所示電路的功能 按照信號(hào)流的順序，分別寫出每個(gè)邏輯門的輸出＆＆＆＆ABG1G2G3F2023/2/145§2.5.2 組合邏輯電路的分析 例2-17分析如圖所示電路的功能

F為異或函數(shù)的表達(dá)式，該電路即為常用的異或門電路。 異或運(yùn)算的規(guī)則：2023/2/146§2.5.2 組合邏輯電路的分析 例2-18分析如圖所示組合邏輯電路【解】（1）寫表達(dá)式：（2）簡(jiǎn)化表達(dá)式：（3）列出真值表（4）描述功能從真值表可以看出，當(dāng)輸入A、B、C中有2個(gè)或3個(gè)為1時(shí)，輸出F為1，否則輸出F為0。所以這個(gè)電路實(shí)際上是一種3人表決用的組合電路：只要有2票或3票同意，表決就通過。2023/2/147§2.5.3 用混合邏輯電路圖的方法描述組合邏輯電路描述組合邏輯電路的方法：1) 組合邏輯電路圖2) 語(yǔ)言描述方法組合邏輯電路圖：

匹配線，失配線＆＆=1≥1＆12023/2/148§2.5.4 組合邏輯電路的語(yǔ)言描述方法

隨著電子設(shè)計(jì)自動(dòng)化(EDA)技術(shù)的發(fā)展，出現(xiàn)了硬件描述語(yǔ)言(HDL)。

1987年由IEEE標(biāo)準(zhǔn)化委員會(huì)確定為標(biāo)準(zhǔn)硬件設(shè)計(jì)語(yǔ)言，1993年進(jìn)一步修訂。IEEE指定了與VHDL語(yǔ)言有關(guān)的標(biāo)準(zhǔn)邏輯系統(tǒng)程序包IEEE.STD_LOGIC_1164。 使用較廣泛的硬件描述語(yǔ)言： 1) VHDL語(yǔ)言。 2) Verilog-HDL語(yǔ)言。

2023/2/149§2.5.5 幾種常用的組合邏輯模塊

在設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)時(shí)，多采用自頂向下的設(shè)計(jì)方法，即從系統(tǒng)的總體行為出發(fā)，將整個(gè)系統(tǒng)分為控制器和受控部分；受控部分又由若干模塊構(gòu)成，每個(gè)模塊實(shí)現(xiàn)一種比較單一的功能，這些模塊通常都有典型電路。一、編碼器二、譯碼器三、數(shù)據(jù)選擇器四、數(shù)據(jù)分配器2023/2/150§2.5.5 幾種常用的組合邏輯模塊一、編碼器(Encoder)編碼是指將特定含義的輸入信號(hào)轉(zhuǎn)換成二進(jìn)制代碼的過程。實(shí)現(xiàn)編碼操作的電路稱為編碼器。按照輸入信號(hào)的不同特點(diǎn)和要求，有二進(jìn)制編碼器、二—十進(jìn)制編碼器、優(yōu)先編碼器等。1、二進(jìn)制編碼器 用n位二進(jìn)制代碼對(duì)N=2n個(gè)信號(hào)進(jìn)行編碼的電路叫做二進(jìn)制編碼器。以4-2線編碼器為例，其示意框圖如圖所示，I0、I1、I2、I3代表四個(gè)需要被編碼的信號(hào)，B、A為其輸出代碼，根據(jù)編碼器的邏輯功能要求，對(duì)每一信號(hào)進(jìn)行編碼，設(shè)高電平輸入有效，則得到4-2線編碼器真值表。2023/2/151§2.5.5 幾種常用的組合邏輯模塊1、二進(jìn)制編碼器

真值表： 邏輯表達(dá)式：2023/2/152§2.5.5 幾種常用的組合邏輯模塊2023/2/153§2.5.5 幾種常用的組合邏輯模塊2、優(yōu)先編碼器 上述編碼器中，輸入信號(hào)是相互排斥的，如果允許幾個(gè)信號(hào)同時(shí)輸入，但電路只對(duì)其中優(yōu)先級(jí)別最高的信號(hào)進(jìn)行編碼，這樣的電路叫做優(yōu)先編碼器。 以4-2線編碼器為例，4-2線優(yōu)先編碼器的功能表如表所示，其中，I3的優(yōu)先級(jí)最高，I0的優(yōu)先級(jí)最低。

4-2線優(yōu)先編碼器的功能表2023/2/154§2.5.5 幾種常用的組合邏輯模塊根據(jù)真值表，得到4-2線優(yōu)先編碼器的輸出函數(shù)：2023/2/155§2.5.5 幾種常用的組合邏輯模塊3、集成編碼器集成編碼器中最常用的是74148和74147編碼器。74148是一種8-3線優(yōu)先編碼器，它有8個(gè)輸入信號(hào)，3位輸出信號(hào)，允許多個(gè)輸入信號(hào)同時(shí)有效，但只對(duì)其中優(yōu)先級(jí)別最高的有效輸入信號(hào)編碼，而對(duì)級(jí)別較低的不響應(yīng)，常用于優(yōu)先中斷系統(tǒng)和鍵盤編碼。74148的邏輯符號(hào)和引腳圖如圖：2023/2/156§2.5.5 幾種常用的組合邏輯模塊2023/2/157§2.5.5 幾種常用的組合邏輯模塊

兩片74148擴(kuò)展成4-16線優(yōu)先編碼器，兩片共16個(gè)輸入端正好構(gòu)成4-16線編碼器的16個(gè)輸入，I15~I88個(gè)優(yōu)先級(jí)高的作為其中一個(gè)芯片的輸入，I7~I08個(gè)優(yōu)先級(jí)低的作為另外一個(gè)芯片的輸入，將優(yōu)先級(jí)高的芯片的使能輸入接地，使能輸出接優(yōu)先級(jí)低的芯片的使能輸入，這個(gè)通常稱為芯片的級(jí)聯(lián)。在輸出端，將每個(gè)芯片相同的輸出端相與就可以得到4-16線編碼器的低三位輸出，最高位可由優(yōu)先級(jí)高的芯片的擴(kuò)展端獲得。擴(kuò)展電路如圖所示。

2023/2/158§2.5.5 幾種常用的組合邏輯模塊例： 輸出為1001的反碼，十進(jìn)制為9。

輸出為0101的反碼，十進(jìn)制為5。 如果用或門是什么情況？

2023/2/159§2.5.5 幾種常用的組合邏輯模塊

74147的邏輯功能是將0~９十個(gè)數(shù)字轉(zhuǎn)換成它的8421BCD碼的輸出。

74147芯片的使用中需注意的是，其能對(duì)0~９十個(gè)數(shù)字進(jìn)行編碼，但其輸入信號(hào)只有9個(gè)，為1~９，對(duì)于輸入信號(hào)0實(shí)際上為隱含輸入，當(dāng)1~９輸入都無效時(shí)，輸出編碼為0的BCD編碼輸出。2023/2/160§2.5.5 幾種常用的組合邏輯模塊二、譯碼器(Decoder) 譯碼是編碼的逆過程。譯碼是將特定含義的二進(jìn)制代碼轉(zhuǎn)換為對(duì)應(yīng)的輸出信號(hào)或另一種形式的代碼。能實(shí)現(xiàn)譯碼功能的電路叫做譯碼器。 1、地址譯碼器 地址譯碼器是將n個(gè)地址碼輸入翻譯成對(duì)應(yīng)的2n個(gè)輸出信號(hào)。最常見的是3-8線譯碼器74138，此外還有2-4線譯碼器74139，4-16線譯碼器74154等。2023/2/161§2.5.5 幾種常用的組合邏輯模塊2023/2/162§2.5.5 幾種常用的組合邏輯模塊 譯碼器可以看作是最小項(xiàng)發(fā)生器74138邏輯功能表2023/2/163§2.5.5 幾種常用的組合邏輯模塊例2-19用譯碼器實(shí)現(xiàn)F=AB+BC

首先將邏輯函數(shù)轉(zhuǎn)換成標(biāo)準(zhǔn)與或式，并寫成最小項(xiàng)的形式，然后將表達(dá)式中出現(xiàn)的最小項(xiàng)在譯碼器的輸出端引出來相與非，就可以得到函數(shù)F。

2023/2/164§2.5.5 幾種常用的組合邏輯模塊三、數(shù)據(jù)選擇器 數(shù)據(jù)選擇器是指在一些選擇信號(hào)的控制下，能夠從多個(gè)通道的輸入數(shù)據(jù)中選擇一路作為輸出信號(hào)的邏輯電路，又稱多路選擇器或多路開關(guān)(MultiplexSwitching)，簡(jiǎn)稱MUX。 常見的數(shù)據(jù)選擇器有四選一數(shù)據(jù)選擇器74153，八選一數(shù)據(jù)選擇器74151，十六選一數(shù)據(jù)選擇器74150等。四、數(shù)據(jù)分配器 數(shù)據(jù)分配器與數(shù)據(jù)選擇器的功能恰好相反。數(shù)據(jù)選擇器是從若干數(shù)據(jù)通道中選擇一路送到總線上，數(shù)據(jù)分配器則是將從總線上來的數(shù)據(jù)分配給若干終端中的一個(gè)。因此數(shù)據(jù)分配器簡(jiǎn)寫為DMUX。

2023/2/165§2.5.5 幾種常用的組合邏輯模塊1. 四選一數(shù)據(jù)選擇器2023/2/166§2.5.5 幾種常用的組合邏輯模塊2.八選一數(shù)據(jù)選擇器

數(shù)據(jù)選擇器的輸出函數(shù)與邏輯函數(shù)的標(biāo)準(zhǔn)式在形式上一致。2023/2/167§2.5.5 幾種常用的組合邏輯模塊例2-20

用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)2023/2/168§2.6 組合邏輯電路的設(shè)計(jì) 組合邏輯電路的設(shè)計(jì)就是依據(jù)邏輯功能的要求，設(shè)計(jì)能實(shí)現(xiàn)該功能的簡(jiǎn)單而又可靠的最佳電路。設(shè)計(jì)組合邏輯電路的一般步驟為： 1)依據(jù)設(shè)計(jì)要求列出真值表 2)寫出最簡(jiǎn)邏輯函數(shù)表達(dá)式

3)依據(jù)提供的器件類型，進(jìn)行函數(shù)表達(dá)式的變換

4)依據(jù)邏輯表達(dá)式畫出邏輯圖 在較多出入變量的情況下，組合電路的設(shè)計(jì)非常繁瑣，設(shè)計(jì)工作量非常大；對(duì)許多組合電路的設(shè)計(jì)可以不按照上述的四個(gè)步驟，而是利用某些邏輯函數(shù)的特點(diǎn)和邏輯門的特性，采用靈活的設(shè)計(jì)方法。

最小化設(shè)計(jì)和標(biāo)準(zhǔn)化設(shè)計(jì)兩種。2023/2/169§2.6 組合邏輯電路的設(shè)計(jì)一、最小化設(shè)計(jì)：要求設(shè)計(jì)出的電路最簡(jiǎn)單。

例2-21用與非門設(shè)計(jì)一個(gè)舉重裁判表決電路。設(shè)舉重比賽有3個(gè)裁判，一個(gè)主裁判和兩個(gè)副裁判。認(rèn)為杠鈴?fù)耆吓e的裁決由每一個(gè)裁判按一下自己面前的按鈕來確定。只有當(dāng)兩個(gè)或兩個(gè)以上裁判判明成功，并且其中有一個(gè)為主裁判時(shí)，表明成功的燈才亮。

設(shè)主裁判為變量A，副裁判分別為變量B和C，認(rèn)為杠鈴?fù)耆吓e，變量輸入為1，否則為0；表示成功與否的燈為Y，燈亮為1，燈滅為0。根據(jù)邏輯要求真值表為：2023/2/170§2.6 組合邏輯電路的設(shè)計(jì)

(2)函數(shù)化簡(jiǎn)

(3)畫邏輯電路圖2023/2/171§2.6 組合邏輯電路的設(shè)計(jì) 例2-22設(shè)計(jì)一個(gè)碼制轉(zhuǎn)換電路，轉(zhuǎn)換真值表如下表。NB3B2B1B0G3G2G1G00000000001000100012001000113001100104010001105010101116011001017011101008100011009100111011010101111111011111012110010101311011011141110100115111110002023/2/172§2.6 組合邏輯電路的設(shè)計(jì)S (2)根據(jù)真值表得到邏輯表達(dá)式

(3)畫邏輯電路圖=1=1=1B0B1B2B3G0G1G2G32023/2/173§2.6 組合邏輯電路的設(shè)計(jì)二、標(biāo)準(zhǔn)化設(shè)計(jì)

1.用集成譯碼器設(shè)計(jì)

對(duì)任何組合邏輯函數(shù)，只要根據(jù)函數(shù)的標(biāo)準(zhǔn)與-或式從譯碼器上選出所需要的最小項(xiàng)，就可以實(shí)現(xiàn)該函數(shù)。

2.用數(shù)據(jù)選擇器設(shè)計(jì)

將邏輯函數(shù)的輸入變量作為數(shù)據(jù)選擇器的控制碼加到控制碼輸入端，并將邏輯函數(shù)的函數(shù)值按其對(duì)應(yīng)的輸入組合的編號(hào)依次加到數(shù)據(jù)選擇器的各個(gè)數(shù)據(jù)輸入端。2023/2/174§2.6 組合邏輯電路的設(shè)計(jì)應(yīng)用降維卡諾圖的組合邏輯電路設(shè)計(jì)例2-23 用數(shù)據(jù)選擇器實(shí)現(xiàn)1)用八選一數(shù)據(jù)選擇器實(shí)現(xiàn)2023/2/175§2.6 組合邏輯電路的設(shè)計(jì)應(yīng)用降維卡諾圖的組合邏輯電路設(shè)計(jì)1)用四選一數(shù)據(jù)選擇器實(shí)現(xiàn) 函數(shù)，將A,B作為變量，根據(jù)變量的四種取值計(jì)算出函數(shù)F的值，填到卡諾圖中，就得到了函數(shù)F的降維卡諾圖，如圖所示。2023/2/176§2.9 門網(wǎng)絡(luò)的競(jìng)爭(zhēng)與險(xiǎn)象電路的延遲： 前面組合邏輯電路的分析與設(shè)計(jì)只考慮了組合邏輯電路的穩(wěn)態(tài)特性，忽略了電路的延遲。 任何門電路都存在延遲。

CMOS門：10～20ns TTL門：3～10ns ECL門：0.1～3ns ——2000年2023/2/177§2.9 門網(wǎng)絡(luò)的競(jìng)爭(zhēng)與險(xiǎn)象

在組合邏輯電路中，由于傳輸路徑的不同，信號(hào)到達(dá)門電路輸入端的時(shí)候就會(huì)有先有后，這種時(shí)間之差稱之為競(jìng)爭(zhēng)。由于競(jìng)爭(zhēng)而導(dǎo)致門電路發(fā)生錯(cuò)誤輸出稱之為冒險(xiǎn)，可分為邏輯冒險(xiǎn)和功能冒險(xiǎn)兩種。

邏輯冒險(xiǎn)可分為靜態(tài)和動(dòng)態(tài)兩類。靜態(tài)邏輯冒險(xiǎn)是指電路在某個(gè)輸入變量發(fā)生變化的前后，其輸出的穩(wěn)態(tài)值是相同的，在輸入信號(hào)發(fā)生變化時(shí)產(chǎn)生了”毛刺”；動(dòng)態(tài)邏輯冒險(xiǎn)是指電路的穩(wěn)態(tài)輸出在輸入信號(hào)變化前后是不同的，但在輸入信號(hào)發(fā)生變化時(shí)產(chǎn)生了”毛刺”。 動(dòng)態(tài)邏輯冒險(xiǎn)是在靜態(tài)邏輯冒險(xiǎn)的基礎(chǔ)上發(fā)展起來的，假如消除了靜態(tài)邏輯冒險(xiǎn)，動(dòng)態(tài)邏輯冒險(xiǎn)也就可以防止了。20