內(nèi)科大大規(guī)模

內(nèi)科大大規(guī)模掩模圖的作用掩膜上的圖形決定著芯片上器件或連接物理層的尺寸。因此版圖上的幾何圖形尺寸與芯片上物理層的尺寸直接相關(guān)。2023/2/22

第一節(jié)引言

硅平面工藝是制造MOSIC的基礎(chǔ)。利用不同的掩膜版，可以獲得不同功能的集成電路。因此，MOSIC版圖的設(shè)計(jì)就成為開(kāi)發(fā)新品種和制造合格集成電路的關(guān)鍵。目前的版圖設(shè)計(jì)方法有三種：1、人工設(shè)計(jì)人工設(shè)計(jì)和繪制版圖，有利于充分利用芯片面積，并能滿(mǎn)足多種電路性能要求。但是效率低、周期長(zhǎng)、容易出錯(cuò)，特別是不能設(shè)計(jì)規(guī)模很大的電路版圖。因此，該方法多用于隨機(jī)格式的、產(chǎn)量較大的MSI和LSI或單元庫(kù)的建立。2023/2/23二、計(jì)算機(jī)輔助設(shè)計(jì)（CAD）在計(jì)算機(jī)輔助設(shè)計(jì)系統(tǒng)數(shù)據(jù)庫(kù)中，預(yù)先存入版圖的基本圖形，形成圖形庫(kù)。設(shè)計(jì)者通過(guò)一定的操作命令可以調(diào)用、修改、變換和裝配庫(kù)中的圖形，從而形成設(shè)計(jì)者所需要的版圖。2023/2/24

在整個(gè)設(shè)計(jì)過(guò)程中，設(shè)計(jì)者可以通過(guò)CRT顯示，觀察任意層次版圖的局部和全貌；可以通過(guò)鍵盤(pán)、數(shù)字化儀或光筆進(jìn)行設(shè)計(jì)操作；可以通過(guò)畫(huà)圖機(jī)得到所要繪制的版圖圖形。利用計(jì)算機(jī)輔助設(shè)計(jì)，可以降低設(shè)計(jì)費(fèi)用和縮短設(shè)計(jì)周期。三、自動(dòng)化設(shè)計(jì)

在版圖自動(dòng)設(shè)計(jì)系統(tǒng)的數(shù)據(jù)庫(kù)中，預(yù)先設(shè)計(jì)好各種結(jié)構(gòu)單元的電路圖、電路性能參數(shù)及版圖，并有相應(yīng)的設(shè)計(jì)軟件。在版圖設(shè)計(jì)時(shí)，只要將設(shè)計(jì)的電路圖（Netlist）輸入到自動(dòng)設(shè)計(jì)系統(tǒng)中，再輸入版圖的設(shè)計(jì)規(guī)則和電路的性能要求，自動(dòng)設(shè)計(jì)軟件就可以進(jìn)行自動(dòng)布局設(shè)計(jì)、自動(dòng)布線(xiàn)設(shè)計(jì)并根據(jù)設(shè)計(jì)要求進(jìn)行設(shè)計(jì)優(yōu)化，最終輸出版圖。2023/2/25

第二節(jié)版圖設(shè)計(jì)過(guò)程

布圖設(shè)計(jì)的輸入是電路的元件說(shuō)明和網(wǎng)表，其輸出是設(shè)計(jì)好的版圖。通常情況下，整個(gè)布圖設(shè)計(jì)可分為劃分(Partition)；布圖規(guī)劃(Floor-planning)；布局(Placement)；布線(xiàn)((Routing)和壓縮(Compaction)。一、劃分

由于一個(gè)芯片包含上千萬(wàn)個(gè)晶體管，加之受計(jì)算機(jī)存儲(chǔ)空間和計(jì)算能力的限制，通常我們把整個(gè)電路劃分成若干個(gè)模塊，將處理問(wèn)題的規(guī)?？s小。劃分時(shí)要考慮的因素包括模塊的大小、模塊的數(shù)目和模塊之間的連線(xiàn)數(shù)等。2023/2/26二、布圖規(guī)劃和布局

布圖規(guī)劃是根據(jù)模塊包含的器件數(shù)估計(jì)其面積，再根據(jù)該模塊和其它模塊的連接關(guān)系以及上一層模塊或芯片的形狀估計(jì)該模塊的形狀和相對(duì)位置。布局的任務(wù)是要確定模塊在芯片上的精確位置，其目標(biāo)是在保證布通的前提下使芯片面積盡可能小。三、布線(xiàn)布線(xiàn)階段的首要目標(biāo)是百分之百地完成模塊間的互連，其次是在完成布線(xiàn)的前提下進(jìn)一步優(yōu)化布線(xiàn)結(jié)果，如提高電性能、減小通孔數(shù)等。2023/2/27四、壓縮壓縮是布線(xiàn)完成后的優(yōu)化處理過(guò)程，它試圖進(jìn)一步減小芯片的面積。目前常用的有一維和二維壓縮，較為成熟的是一維壓縮技術(shù)。在壓縮過(guò)程中必須保證版圖幾何圖形間不違反設(shè)計(jì)規(guī)則。整個(gè)布圖過(guò)程可以用圖來(lái)表示，布圖過(guò)程往往是一個(gè)反復(fù)迭代求解過(guò)程。必須注意布圖中各個(gè)步驟算法間目標(biāo)函數(shù)的一致性，前面階段的算法要盡可能考慮到對(duì)后續(xù)階段的影響。2023/2/282023/2/29第三節(jié)版圖自動(dòng)設(shè)計(jì)中的基本問(wèn)題

VLSI版圖是一組有規(guī)則的由若干層平面幾何圖形元素組成的集合。通常，這些圖形元素只限于曼哈頓圖形，即只由垂直邊和水平邊構(gòu)成的圖形，且在同一層內(nèi)不允許重疊。一、圖的定義及數(shù)據(jù)結(jié)構(gòu)基本術(shù)語(yǔ)：圖、完全圖和子圖、通路和回路、連接圖和樹(shù)、有向圖、二分圖、平面圖。數(shù)據(jù)結(jié)構(gòu)：鄰接矩陣、關(guān)聯(lián)矩陣、邊-節(jié)點(diǎn)表（數(shù)組）、鏈表結(jié)構(gòu)。2023/2/210二、算法及算法復(fù)雜性由于我們面對(duì)的處理對(duì)象是上千萬(wàn)個(gè)，甚至是上億個(gè)圖形。哪怕是二次方量級(jí)的算法時(shí)間都可能是無(wú)法實(shí)現(xiàn)的。1、算法問(wèn)題及算法復(fù)雜性算法問(wèn)題：算法復(fù)雜性：最優(yōu)化問(wèn)題：可行解問(wèn)題：NP-困難問(wèn)題：2023/2/2112、一些圖論中問(wèn)題的復(fù)雜性判別平面性：n最小生成樹(shù)：最短路（從一點(diǎn)到所有點(diǎn)）：所有節(jié)點(diǎn)間的最短路：平面化：NP著色：NP最長(zhǎng)路：NP斯坦納樹(shù)：NP旅行商問(wèn)題：NP2023/2/2123、幾種求解NP-困難問(wèn)題的方法：限制問(wèn)題的范圍：只對(duì)某一類(lèi)問(wèn)題求解。例如在求圖上的最小樹(shù)時(shí)只求最小生成樹(shù)，即限制數(shù)的交叉點(diǎn)只能是原有的頂點(diǎn)，求最小生成樹(shù)是一個(gè)多項(xiàng)式時(shí)間內(nèi)可求解的，但它不一定能獲得最小樹(shù)。限制問(wèn)題的規(guī)模：例如旅行商問(wèn)題的分區(qū)優(yōu)化。分支定界法：?jiǎn)l(fā)式算法：2023/2/213三、基本算法1.圖論算法：DFS、BFS、最短路徑、最小生成樹(shù)、斯坦納樹(shù)算法、匹配算法、網(wǎng)絡(luò)流問(wèn)題2.計(jì)算幾何算法：掃描線(xiàn)算法3.基于運(yùn)籌學(xué)的算法：構(gòu)形圖和局部搜索、線(xiàn)性規(guī)劃、整數(shù)規(guī)劃、動(dòng)態(tài)規(guī)劃、非線(xiàn)性規(guī)劃、模擬退火法四、基本數(shù)據(jù)結(jié)構(gòu)1.版圖數(shù)據(jù)的基本操作：點(diǎn)查找、鄰接查找、區(qū)域搜索、定向區(qū)域遍歷、模塊插入、模塊刪除、推移、壓縮、建立通道。2.鏈表結(jié)構(gòu)、基于BIN的結(jié)構(gòu)、鄰接指針、角勾鏈、四叉樹(shù)、二叉排序樹(shù)。2023/2/214

第四節(jié)版圖設(shè)計(jì)規(guī)則一、設(shè)計(jì)規(guī)則的內(nèi)容與作用設(shè)計(jì)規(guī)則是集成電路設(shè)計(jì)與制造的橋梁。如何向電路設(shè)計(jì)及版圖設(shè)計(jì)工程師精確說(shuō)明工藝線(xiàn)的加工能力，就是設(shè)計(jì)規(guī)則描述的內(nèi)容。這些規(guī)定是以掩膜版各層幾何圖形的寬度、間距及重疊量等最小容許值的形式出現(xiàn)的。設(shè)計(jì)規(guī)則本身并不代表光刻、化學(xué)腐蝕、對(duì)準(zhǔn)容差的極限尺寸，它所代表的是容差的要求。2023/2/215由于器件的物理特性和工藝的限制，芯片上物理層的尺寸進(jìn)而版圖的設(shè)計(jì)必須遵守特定的規(guī)則。這些規(guī)則是各集成電路制造廠家根據(jù)本身的工藝特點(diǎn)和技術(shù)水平而制定的。因此不同的工藝，就有不同的設(shè)計(jì)規(guī)則。設(shè)計(jì)者只能根據(jù)廠家提供的設(shè)計(jì)規(guī)則進(jìn)行版圖設(shè)計(jì)。嚴(yán)格遵守設(shè)計(jì)規(guī)則可以極大地避免由于短路、斷路造成的電路失效和容差以及寄生效應(yīng)引起的性能劣化。2023/2/216二、版圖幾何設(shè)計(jì)規(guī)則版圖幾何設(shè)計(jì)規(guī)則可看作是對(duì)光刻掩模版制備要求。光刻掩模版是用來(lái)制造集成電路的。這些規(guī)則在生產(chǎn)階段中為電路的設(shè)計(jì)師和工藝工程師提供了一種必要的信息聯(lián)系。

2023/2/217設(shè)計(jì)規(guī)則與性能和成品率之間的關(guān)系一般來(lái)講，設(shè)計(jì)規(guī)則反映了性能和成品率之間可能的最好的折衷。規(guī)則越保守，能工作的電路就越多(即成品率越高)。規(guī)則越富有進(jìn)取性，則電路性能改進(jìn)的可能性也越大，這種改進(jìn)可能是以犧牲成品率為代價(jià)的。

2023/2/218?從設(shè)計(jì)的觀點(diǎn)出發(fā)，設(shè)計(jì)規(guī)則可以分為三部分：（1）決定幾何特征和圖形的幾何規(guī)定。這些規(guī)定保證各個(gè)圖形彼此之間具有正確的關(guān)系。（2）確定掩模制備和芯片制造中都需要的一組基本圖形部件的強(qiáng)制性要求。（3）定義設(shè)計(jì)人員設(shè)計(jì)時(shí)所用的電參數(shù)的范圍。2023/2/219有幾種方法可以用來(lái)描述設(shè)計(jì)規(guī)則。其中包括：＊以微米分辨率來(lái)規(guī)定的微米規(guī)則＊以特征尺寸為基準(zhǔn)的λ規(guī)則層次

人們把設(shè)計(jì)過(guò)程抽象成若干易于處理的概念性版圖層次，這些層次代表線(xiàn)路轉(zhuǎn)換成硅芯片時(shí)所必需的掩模圖形。下面以某種N阱的硅柵工藝為例分別介紹層次的概念。2023/2/220層次表示

含義

標(biāo)示圖

NWELL

N阱層

Locos

N+或P+有源區(qū)層

Poly

多晶硅層

Contact

接觸孔層

Metal

金屬層

Pad

焊盤(pán)鈍化層

NWELL硅柵的層次標(biāo)示

2023/2/221NWELL層相關(guān)的設(shè)計(jì)規(guī)則

編號(hào)描述尺寸目的與作用1.1N阱最小寬度10.0保證光刻精度和器件尺寸1.2N阱最小間距10.0防止不同電位阱間干擾1.3N阱內(nèi)N阱覆蓋P+2.0保證N阱四周的場(chǎng)注N區(qū)環(huán)的尺寸1.4N阱外N阱到N+距離8.0減少閂鎖效應(yīng)2023/2/222N阱設(shè)計(jì)規(guī)則示意圖

2023/2/223編號(hào)描述尺寸目的與作用2.1P+、N+有源區(qū)寬度3.5保證器件尺寸，減少窄溝道效應(yīng)2.2P+、N+有源區(qū)間距3.5減少寄生效應(yīng)

P+、N+有源區(qū)相關(guān)的設(shè)計(jì)規(guī)則列表

2023/2/224P+、N+有源區(qū)設(shè)計(jì)規(guī)則示意圖

2023/2/225Poly相關(guān)的設(shè)計(jì)規(guī)則列表

編號(hào)描述尺寸目的與作用3.1多晶硅最小寬度3.0保證多晶硅線(xiàn)的必要電導(dǎo)3.2多晶硅間距2.0防止多晶硅聯(lián)條3.3與有源區(qū)最小外間距1.0保證溝道區(qū)尺寸3.4多晶硅伸出有源區(qū)1.5保證柵長(zhǎng)及源、漏區(qū)的截?cái)?.5與有源區(qū)最小內(nèi)間距3.0保證電流在整個(gè)柵寬范圍內(nèi)均勻流動(dòng)2023/2/226Poly相關(guān)設(shè)計(jì)規(guī)則示意圖

2023/2/227編號(hào)描述尺寸目的與作用4.1接觸孔大小2.0x2.0保證與鋁布線(xiàn)的良好接觸4.2接觸孔間距2.0保證良好接觸4.3多晶硅覆蓋孔1.0防止漏電和短路4.4有源區(qū)覆蓋孔1.5防止PN結(jié)漏電和短路4.5有源區(qū)孔到柵距離1.5防止源、漏區(qū)與柵短路4.6多晶硅孔到有源區(qū)距離1.5防止源、漏區(qū)與柵短路4.7金屬覆蓋孔1.0保證接觸，防止斷條

Contact相關(guān)的設(shè)計(jì)規(guī)則列表

2023/2/228contact設(shè)計(jì)規(guī)則示意圖

2023/2/229編號(hào)描述尺寸目的與作用5.1金屬寬度2.5保證鋁線(xiàn)的良好電導(dǎo)5.2金屬間距2.0防止鋁條聯(lián)條Metal相關(guān)的設(shè)計(jì)規(guī)則列表

2023/2/230Metal設(shè)計(jì)規(guī)則示意圖

2023/2/231編號(hào)描述尺寸目的與作用6.1最小焊盤(pán)大小90封裝、邦定需要6.2最小焊盤(pán)邊間距80防止信號(hào)之間串繞6.3最小金屬覆蓋焊盤(pán)6.0保證良好接觸6.4焊盤(pán)外到有源區(qū)最小距離25.0提高可靠性需要Pad相關(guān)的設(shè)計(jì)規(guī)則列表

2023/2/232Pad設(shè)計(jì)規(guī)則示意圖

2023/2/233二、設(shè)計(jì)規(guī)則的描述自由格式：目前一般的MOSIC研制和生產(chǎn)中，基本上采用這類(lèi)規(guī)則。其中每個(gè)被規(guī)定的尺寸之間沒(méi)有必然的比例關(guān)系。顯然，在這種方法所規(guī)定的規(guī)則中，對(duì)于一個(gè)設(shè)計(jì)級(jí)別，就要有一整套數(shù)字，因而顯得煩瑣。但由于各尺寸可相對(duì)獨(dú)立地選擇，所以可把尺寸定得合理。規(guī)整格式：其基本思想是由Mead提出的。在這類(lèi)規(guī)則中，把絕大多數(shù)尺寸規(guī)定為某一特征尺寸“”的某個(gè)倍數(shù)。2023/2/2341、寬度及間距：關(guān)于間距：

diff：兩個(gè)擴(kuò)散區(qū)之間的間距不僅取決于工藝上幾何圖形的分辨率，還取決于所形成的器件的物理參數(shù)。如果兩個(gè)擴(kuò)散區(qū)靠得太近，在工作時(shí)可能會(huì)連通，產(chǎn)生不希望出現(xiàn)的電流。2023/2/235

Poly-si：取決于工藝上幾何圖形的分辨率。

Al：鋁生長(zhǎng)在最不平坦的二氧化硅上，因此，鋁的寬度和間距都要大些，以免短路或斷鋁。

diff-poly：無(wú)關(guān)多晶硅與擴(kuò)散區(qū)不能相互重疊，否則將產(chǎn)生寄生電容或寄生晶體管。2023/2/2362、接觸孔：孔的大?。?2diff、poly的包孔：1孔間距：12023/2/2373、晶體管規(guī)則：多晶硅與擴(kuò)散區(qū)最小間距：柵出頭：2，否則會(huì)出現(xiàn)S、D短路的現(xiàn)象。擴(kuò)散區(qū)出頭：2，以保證S或D有一定的面積2023/2/2384、P阱規(guī)則：A1=4：最小P阱寬度A2=2/6：P阱間距，當(dāng)兩個(gè)P阱同電位時(shí)，A2=2

當(dāng)兩個(gè)P阱異電位時(shí)，A2=62023/2/239A3=3：P阱邊沿與內(nèi)部薄氧化區(qū)（有源區(qū)）的間距A4=5：P阱邊沿與外部薄氧化區(qū)（有源區(qū)）的間距A5=8：P管薄氧化區(qū)與N管薄氧化區(qū)的間距2023/2/240電學(xué)設(shè)計(jì)規(guī)則電學(xué)設(shè)計(jì)規(guī)則給出的是將具體的工藝參數(shù)及其結(jié)果抽象出的電學(xué)參數(shù)，是電路與系統(tǒng)設(shè)計(jì)、模擬的依據(jù)。2023/2/241設(shè)計(jì)規(guī)則實(shí)例下表給出一個(gè)單層金屬布線(xiàn)的P阱硅柵CMOS工藝電學(xué)設(shè)計(jì)規(guī)則的主要項(xiàng)目。給出電學(xué)設(shè)計(jì)規(guī)則的參數(shù)名稱(chēng)以及其意義說(shuō)明，根據(jù)具體工藝情況將給出具體的數(shù)值。2023/2/242電學(xué)設(shè)計(jì)規(guī)則描述2023/2/2432023/2/244與上述的幾何設(shè)計(jì)規(guī)則一樣，對(duì)于不同的工藝線(xiàn)和工藝流程，數(shù)據(jù)的多少將有所不同，對(duì)于不同的要求，數(shù)據(jù)的多少也會(huì)有所差別。如果用手工設(shè)計(jì)集成電路或單元（如標(biāo)準(zhǔn)單元庫(kù)設(shè)計(jì)），幾何設(shè)計(jì)規(guī)則是圖形編輯的依據(jù)，電學(xué)設(shè)計(jì)規(guī)則是分析計(jì)算的依據(jù)。在VLSI設(shè)計(jì)中采用的是計(jì)算機(jī)輔助和自動(dòng)設(shè)計(jì)技術(shù)，幾何設(shè)計(jì)規(guī)則是設(shè)計(jì)系統(tǒng)生成版圖和檢查版圖錯(cuò)誤的依據(jù)，電學(xué)設(shè)計(jì)規(guī)則是設(shè)計(jì)系統(tǒng)預(yù)測(cè)電路性能（仿真）的依據(jù)。2023/2/245布線(xiàn)規(guī)則版圖布局布線(xiàn)

布局就是將組成集成電路的各部分合理地布置在芯片上。

布線(xiàn)就是按電路圖給出的連接關(guān)系，在版圖上布置元器件之間、各部分之間的連接。

由于這些連線(xiàn)也要有一定的芯片面積，所以在布局時(shí)就要留下必要的布線(xiàn)通道。2023/2/246（1）電源線(xiàn)和地線(xiàn)應(yīng)盡可能地避免用擴(kuò)散區(qū)和多晶硅走線(xiàn)，特別是通過(guò)較大電流的那部分電源線(xiàn)和地線(xiàn)。（2）禁止在一條鋁走線(xiàn)的長(zhǎng)信號(hào)線(xiàn)下平行走過(guò)另一條用多晶硅或擴(kuò)散區(qū)走線(xiàn)的長(zhǎng)信號(hào)線(xiàn)。（3）壓點(diǎn)離開(kāi)芯片內(nèi)部圖形的距離不應(yīng)少于20μm，以避免芯片鍵合時(shí)，因應(yīng)力而造成電路損壞。（4）布線(xiàn)層選擇。

2023/2/2472023/2/248版圖設(shè)計(jì)中提高可靠性的措施提高金屬化層布線(xiàn)的可靠性

（1）大量的失效分析表明，因金屬化層（目前一般是A1層）通過(guò)針孔和襯底短路，且A1膜布線(xiàn)開(kāi)路造成的失效不可忽視，所以必須在設(shè)計(jì)布線(xiàn)時(shí)采取預(yù)防措施。例如盡量減少A1條覆蓋面積，采用最短A1條，并盡量將A1條布在厚氧化層（厚氧化層寄生電容也?。┥弦詼p少針孔短路的可能。2023/2/249（2）

防止A1條開(kāi)路的主要方法是盡少通過(guò)氧化層臺(tái)階。如果必須跨過(guò)臺(tái)階，則采取減少臺(tái)階高度和坡度的辦法。例如對(duì)于厚氧化層上的引線(xiàn)孔做尺寸大小不同的兩次光刻（先刻大孔，再刻小孔），以減小臺(tái)階坡度，如圖所示。2023/2/250（3）為防止A1條電流密度過(guò)大造成的電遷移失效，要求設(shè)計(jì)時(shí)通過(guò)A1條的電流密度J＜2×105A/cm2（即2mA/μm2），A1條要有一定的寬度和厚度。（4）對(duì)多層金屬布線(xiàn)，版圖設(shè)計(jì)中布線(xiàn)層數(shù)及層與層之間通道應(yīng)盡可能少。2023/2/251

版圖設(shè)計(jì)應(yīng)考慮熱分布問(wèn)題在整個(gè)芯片上發(fā)熱元件的布局分布要均勻，不使熱量過(guò)分集中在一角。在元件的布局上，還應(yīng)將容易受溫度影響的元件遠(yuǎn)離發(fā)熱元件布置。在必須匹配的電路中，可把對(duì)應(yīng)的元件并排配置或軸對(duì)稱(chēng)配置，以避免光刻錯(cuò)位和擴(kuò)散不勻。要注意電源線(xiàn)和地線(xiàn)的位置，這些布線(xiàn)不能太長(zhǎng)。

2023/2/252加強(qiáng)工藝監(jiān)控其他措施合理布置電源接觸孔，減小橫向電流密度和橫向電阻。②采用偽收集極。③采用保護(hù)環(huán)。④盡可能使P－阱和PMOS管的P＋區(qū)離得遠(yuǎn)一些。

2023/2/253

第五節(jié)版圖描述語(yǔ)言CIFCIF是一種幾何描述語(yǔ)言，它是美國(guó)加州理工學(xué)院中介形式的英文縮寫(xiě)：Caltech-IntermediateForm，是目前工業(yè)界廣泛使用的一種標(biāo)準(zhǔn)數(shù)據(jù)格式。通過(guò)CIF解釋程序在各種圖形設(shè)備（繪圖機(jī)、彩顯）上輸出版圖，或者生成制版數(shù)據(jù)PG帶去制版。下面簡(jiǎn)單介紹一下CIF的命令格式：

CIF文件由一組CIF命令組成，每條命令由分號(hào)隔開(kāi)，每個(gè)文件的最后由結(jié)束命令結(jié)尾。2023/2/2542023/2/2551．掩膜層說(shuō)明命令LCD；CMOS擴(kuò)散層/薄氧層LCP；CMOS多晶硅層LCC；CMOS接觸孔層LCM；CMOS第一層金屬LCN；CMOS第二層金屬LCS/CPP；CMOSP﹢掩膜LCW/CPW；CMOSP阱LCG；CMOS覆蓋玻璃孔2023/2/2562．矩形命令

B長(zhǎng)度寬度中心坐標(biāo)方向；

B25608040；（圖a）B25608040-2020；（圖b）2023/2/2573．多邊形

Px1y1x2y2x3y3……；坐標(biāo)按左手域排列，如下左圖。對(duì)于中孔圖形如下右圖。2023/2/2584．圓形

R直徑圓心坐標(biāo)；5.連線(xiàn)

W線(xiàn)寬x1y1x2y2x3y3……；

線(xiàn)寬相等，拐點(diǎn)坐標(biāo)，線(xiàn)段兩端點(diǎn)圓弧中心點(diǎn)坐標(biāo)。2023/2/2596．結(jié)束命令E7.注釋命令（……）8.圖形符定義開(kāi)始命令

DS編號(hào)ab；

圖形放/縮比例：a/b倍。9．圖形符定義結(jié)束命令

DF；2023/2/26010.圖形符調(diào)用命令先定義，后調(diào)用，可以嵌套。n為圖形編號(hào)，在DS中定義。

CnTxy；圖形符從原點(diǎn)平移至x，yCnTMx；x方向鏡象變換

CnTMy；y方向鏡象變換

CnRxy；圖形沿x軸旋轉(zhuǎn)到指定方向

x，y表示方向坐標(biāo):（0，1）（1，0）（-1，0）（0，-1）2023/2/261第六節(jié)版圖設(shè)計(jì)圖例

參照上述的硅柵工藝設(shè)計(jì)規(guī)則，下圖以反相器（不針對(duì)具體的器件尺寸）為例給出了對(duì)應(yīng)版圖設(shè)計(jì)中應(yīng)該考慮的部分設(shè)計(jì)規(guī)則示意圖。

對(duì)于版圖設(shè)計(jì)初學(xué)者來(lái)說(shuō)，第一次設(shè)計(jì)就能全面考慮各種設(shè)計(jì)規(guī)則是不可能的。為此，需要借助版圖設(shè)計(jì)工具的在線(xiàn)DRC檢查功能來(lái)及時(shí)發(fā)現(xiàn)存在的問(wèn)題。2023/2/2622023/2/263反相器實(shí)例2023/2/264

第七節(jié)版圖電學(xué)參數(shù)計(jì)算版圖上的電學(xué)參數(shù)可以分為兩大類(lèi)：器件參數(shù)及寄生參數(shù)。下面簡(jiǎn)單介紹版圖中常用的電學(xué)參數(shù)的估算方法。一、分布電阻一塊寬度為W、厚度為T(mén)、長(zhǎng)度為L(zhǎng)的均勻?qū)w的電阻，可以表示為：令：L=W，可得一正方形導(dǎo)體的電阻為：則：矩形導(dǎo)電層的電阻可簡(jiǎn)單地由方塊電阻乘上導(dǎo)電層的長(zhǎng)寬比：2023/2/265值得注意的兩點(diǎn)是：1.方塊電阻值與方塊的大小無(wú)關(guān)。2.引入方塊電阻后，各種材料的電阻值就可以表示成為與導(dǎo)體厚度無(wú)關(guān)的形式，而僅與導(dǎo)電材料的長(zhǎng)度和寬度有關(guān)。2023/2/266典型的3m工藝的P阱CMOS工藝各導(dǎo)電層的方塊電阻值，以下做幾點(diǎn)說(shuō)明:(1)N+擴(kuò)散層的R一般要比P+擴(kuò)散層的R小一些。(2)多晶硅的R和與擴(kuò)散層的R都與摻雜濃度有很大關(guān)系。因此，不同的工藝，其值可能大為不同。(3)MOS管的V-I特性是非線(xiàn)性的，有時(shí)為了估算可將MOS管示為一個(gè)溝道電阻，只是它的阻值是由柵壓控制的：2023/2/267K：可以看作是MOS管的溝道方塊電阻，一般阻值在5000~30000Ω/范圍內(nèi)。ox：Sio2介電常數(shù)，tox：柵Sio2層厚度Vgs：柵源電壓，Vt：MOS管開(kāi)啟電壓：電子或空穴遷移率，對(duì)n管為n，p管為p，其值隨溫度變化很大。由于，np，所以p溝電阻約為n溝電阻的2.5倍。2023/2/268二、分布電阻的計(jì)算方法：1、當(dāng)L?W時(shí)，可以近似為L(zhǎng)L1，總電阻：R=R（L/W）+2Rcon其中Rcon為接觸孔電阻。2、非矩形導(dǎo)體：（1）兩邊等寬的直角形：R=R1+Rconer+R2

=R（L1/W+1/2+L2/W）將拐角的電阻用1/2R來(lái)計(jì)算。2023/2/269（2）兩邊不等寬的直角形R=R1+Rconer+R2

Rconer=R1/W2=R)為：寬邊比窄邊R=R（L1/W1+L2/W2）2023/2/270三、分布電容平行板電容器的計(jì)算我們可以用下面的公式計(jì)算：其中：

0是真空介電常數(shù)，

ox是Sio2

tox是介質(zhì)Sio2的厚度

A是平行板的面積令：C=表示方塊電容，單位是F/則：C=CA2023/2/2711、器件電容器件電容大小可由C=CA計(jì)算。2、分布電容2023/2/272

分布電容一般是由連線(xiàn)引起的寄生電容。例如：金屬與襯底、金屬與多晶硅、金屬與擴(kuò)散區(qū)、不同層金屬之間、同層金屬之間、多晶硅與襯底等等都會(huì)形成寄生電容。這類(lèi)寄生電容的計(jì)算也可以用簡(jiǎn)單的平行板電容器公式來(lái)估算。3、MOS器件電容

MOS器件本身存在兩種電容：柵電容和擴(kuò)散電容。（1）柵電容：Cg=CA2023/2/273平行板電容：Cg=CA源漏交疊電容：Cgs、Cgd總的柵電容應(yīng)為：Cg=Cgb+Cgs+Cgd其中：Cgb本征電容

Cgs柵源交疊電容

Cgd柵漏交疊電容2023/2/274（2）擴(kuò)散電容擴(kuò)散電容主要是由源、漏擴(kuò)散區(qū)與襯底或P阱之間形成的PN結(jié)電容。它由兩部分組成：擴(kuò)散區(qū)底面結(jié)電容和周邊電容。Cd=Cja*（ab）+Cjp*（2a+2b）其中：Cja每平方m的結(jié)電容

Cjp每m的周邊電容

a擴(kuò)散區(qū)寬度

b擴(kuò)散區(qū)長(zhǎng)度2023/2/275第八節(jié)

版圖驗(yàn)證

設(shè)計(jì)規(guī)則的驗(yàn)證（DRC）

設(shè)計(jì)規(guī)則的驗(yàn)證（DRC）由下述命令格式書(shū)寫(xiě)成檢查文件：＜出錯(cuò)條件＞＜出錯(cuò)輸出＞在運(yùn)行過(guò)程中，如果所畫(huà)版圖出現(xiàn)符合＜出錯(cuò)條件＞的情形，則執(zhí)行＜出錯(cuò)輸出＞。則此出錯(cuò)條件是由設(shè)計(jì)人員按照設(shè)計(jì)規(guī)則編寫(xiě)的。在DRC執(zhí)行過(guò)程中，計(jì)算機(jī)會(huì)自動(dòng)對(duì)照查驗(yàn)