第4章 常用組合邏輯器件(新)

數(shù)字電子技術第4章常用組合邏輯功能器件4.1編碼器用二進制代碼表示某些含有特地意義的數(shù)字或符號信息的過程→編碼。實現(xiàn)編碼操作的電路稱為編碼器。常用的編碼器有：二進制編碼器；二—+進制編碼器；

優(yōu)先編碼器。4.1.1二進制編碼器1、3位二進制編碼器真值表用n位二進制代碼對2n個相互排斥的信號進行編碼的電路,稱為二進制編碼器。8個輸入、3個輸出,因此也稱為8線-3線二進制編碼器由真值表可以寫出如下邏輯表達式:利用公式對上述表達式進行化簡,可以得到:邏輯表達式邏輯圖輸入8個互斥的信號輸出3位二進制代碼Y2=I4+I5+I6+I7Y1=I2+I3+I6+I7Y0=I1+I3+I5+I7三位二進制編碼方框圖2、3位二進制優(yōu)先編碼器在優(yōu)先編碼器中優(yōu)先級別高的信號排斥級別低的，即具有單方面排斥的特性。設I7的優(yōu)先級別最高，I6次之，依此類推，I0最低。真值表邏輯表達式邏輯圖8線-3線優(yōu)先編碼器如果要求輸出、輸入均為反變量，則只要在圖中的每一個輸出端和輸入端都加上反相器就可以了。2、集成3位二進制優(yōu)先編碼器EI為使能輸入端，低電平有效。EO為使能輸出端，通常接至低位芯片的端。EO和EI配合可以實現(xiàn)多級編碼器之間的優(yōu)先級別的控制。GS為擴展輸出端，是控制標志。GS＝0表示是編碼輸出；GS＝1表示不是編碼輸出。集成3位二進制優(yōu)先編碼器74LS148集成3位二進制優(yōu)先編碼器74LS148的真值表輸入：邏輯0(低電平）有效輸出：邏輯0(低電平）有效集成3位二進制優(yōu)先編碼器74LS148的級聯(lián)16線-4線優(yōu)先編碼器優(yōu)先級別從I15～I0遞降4.1.2二-十進制編碼器將十進制數(shù)0、1、2、3、4、5、6、7、8、9等10個信號編成二進制代碼的電路叫做二—十進制編碼器。它的輸入是代表0~9這10個數(shù)符的狀態(tài)信號，當信號有效，輸出是相應的BCD碼，因此也稱10線—4線編碼器。1、8421BCD碼編碼器輸入10個互斥的數(shù)碼輸出4位二進制代碼真值表邏輯表達式邏輯圖2、8421BCD碼優(yōu)先編碼器真值表邏輯表達式邏輯圖3、集成10線-4線優(yōu)先編碼器本節(jié)小結(jié)

用二進制代碼表示特定對象的過程稱為編碼；實現(xiàn)編碼操作的電路稱為編碼器。編碼器分二進制編碼器和十進制編碼器。集成二進制編碼器和集成十進制編碼器均采用優(yōu)先編碼方案。把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實現(xiàn)譯碼操作的電路稱為譯碼器。4.2.1二進制譯碼器設二進制譯碼器的輸入端為n個，則輸出端為2n個，且對應于輸入代碼的每一種狀態(tài)，2n個輸出中只有一個為1（或為0），其余全為0（或為1）。二進制譯碼器可以譯出輸入變量的全部狀態(tài)，故又稱為唯一地址譯碼器(完全譯碼器），即具有自動拒絕偽碼（無效碼）的功能。當輸入一旦進入無效狀態(tài)，所有輸出也均為無效狀態(tài)。4.2譯碼器/數(shù)據(jù)分配器1、3位二進制譯碼器真值表輸入：3位二進制代碼輸出：8個互斥的信號邏輯表達式邏輯圖電路特點：與門組成的陣列2、集成二進制譯碼器74LS138A2、A1、A0為二進制譯碼輸入端，為譯碼輸出端（低電平有效），G1、、為選通控制端。當G1＝1、時，譯碼器處于工作狀態(tài)；當G1＝0或時，譯碼器處于禁止狀態(tài)。真值表輸入：自然二進制碼輸出：低電平有效3、74LS138的級聯(lián)Ａ３＝０，低位片工作；Ａ３＝１高位片工作。

二-十進制譯碼器的輸入是十進制數(shù)的4位二進制編碼（BCD碼），分別用A3、A2、A1、A0表示；輸出的是與10個十進制數(shù)字相對應的10個信號，用Y9～Y0表示。由于二-十進制譯碼器有4根輸入線，10根輸出線，所以又稱為4線-10線譯碼器。4.2.2二-十進制譯碼器1、8421BCD碼譯碼器

把二-十進制代碼翻譯成10個十進制數(shù)字信號的電路，稱為二-十進制譯碼器。真值表邏輯表達式邏輯圖

將與門換成與非門，則輸出為反變量，即為低電平有效。２、集成8421BCD碼譯碼器74LS424.2.3顯示譯碼器1、數(shù)碼顯示器

用來驅(qū)動各種顯示器件，從而將用二進制代碼表示的數(shù)字、文字、符號翻譯成人們習慣的形式直觀地顯示出來的電路，稱為顯示譯碼器。八段顯示b=c=f=g=1，a=d=e=0時c=d=e=f=g=1，a=b=0時共陰極2、顯示譯碼器真值表僅適用于共陰極LED真值表a的卡諾圖b的卡諾圖c的卡諾圖d的卡諾圖e的卡諾圖f的卡諾圖g的卡諾圖邏輯表達式邏輯圖2、集成顯示譯碼器74LS48引腳排列圖功能表驅(qū)動共陰極電路輔助端功能例:用譯碼器實現(xiàn)函數(shù)S(A,B,C)=∑m(1,2,4,7)C(A,B,C)=∑m(3,5,6,7)1、用二進制譯碼器實現(xiàn)邏輯函數(shù)4.2.4譯碼器的應用解：⑴3個變量，所以用3線—8線譯碼器⑵AA2，BA1，CA0，G1=1，G2A=G2B=0⑶

S(A,B,C)=∑m(1,2,4,7)=

同理：②畫出用二進制譯碼器和與非門實現(xiàn)這些函數(shù)的接線圖。①寫出函數(shù)的標準與或表達式，并變換為與非-與非形式。&&CBA

1SCA0Y0A1Y1A2Y2Y3Y4G1Y5G2AY6G2BY774LS138總結(jié)：例:用74LS138譯碼器實現(xiàn)真值表所表示的邏輯功能(采用正邏輯).解:&CBA

1FA0Y0A1Y1A2Y2Y3Y4G1Y5G2AY6G2BY774LS138&例:寫出函數(shù)F(A,B,C,D)的邏輯表達式。解:A=0時：F′(A,B,C,D)=∑m（1,2,5）A=1時：F′′(A,B,C,D)=∑m（8,11,15）∴F(A,B,C,D)=∑m（1,2,5,8,11,15）2、用二進制譯碼器實現(xiàn)碼制變換十進制碼8421碼十進制碼余3碼十進制碼2421碼3、數(shù)碼顯示電路的動態(tài)滅零1.1路-4路數(shù)據(jù)分配器由地址碼決定將輸入數(shù)據(jù)Ｄ送給哪１路輸出。真值表邏輯表達式地址變量輸入數(shù)據(jù)4.2.5數(shù)據(jù)分配器邏輯圖A0A1邏輯功能圖DY0Y1Y2Y3

數(shù)據(jù)輸出1Y0Y1Y2G2B

74LS138Y3Y4G1Y5G2A

Y6Y7A2A1A0D2.集成數(shù)據(jù)分配器及其應用集成數(shù)據(jù)分配器把二進制譯碼器的使能端作為數(shù)據(jù)輸入端，二進制代碼輸入端作為地址碼輸入端，則帶使能端的二進制譯碼器就是數(shù)據(jù)分配器。由74LS138構(gòu)成的1路-8路數(shù)據(jù)分配器數(shù)據(jù)輸入端G1=1G2A=0地址輸入端數(shù)據(jù)分配器的應用數(shù)據(jù)分配器和數(shù)據(jù)選擇器一起構(gòu)成數(shù)據(jù)分時傳送系統(tǒng)本節(jié)小結(jié)把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實現(xiàn)譯碼操作的電路稱為譯碼器。實際上譯碼器就是把一種代碼轉(zhuǎn)換為另一種代碼的電路。譯碼器分二進制譯碼器、十進制譯碼器及字符顯示譯碼器，各種譯碼器的工作原理類似，設計方法也相同。二進制譯碼器能產(chǎn)生輸入變量的全部最小項，而任一組合邏輯函數(shù)總能表示成最小項之和的形式，所以，由二進制譯碼器加上或門即可實現(xiàn)任何組合邏輯函數(shù)。此外，用4線-16線譯碼器還可實現(xiàn)BCD碼到十進制碼的變換。數(shù)據(jù)分配器的邏輯功能是將1個輸入數(shù)據(jù)傳送到多個輸出端中的1個輸出端，具體傳送到哪一個輸出端，也是由一組選擇控制信號確定。數(shù)據(jù)分配器就是帶選通控制端即使能端的二進制譯碼器。只要在使用中，把二進制譯碼器的選通控制端當作數(shù)據(jù)輸入端，二進制代碼輸入端當作選擇控制端就可以了。數(shù)據(jù)分配器經(jīng)常和數(shù)據(jù)選擇器一起構(gòu)成數(shù)據(jù)傳送系統(tǒng)。其主要特點是可以用很少幾根線實現(xiàn)多路數(shù)字信息的分時傳送。4.3數(shù)據(jù)選擇器4.3.14選1數(shù)據(jù)選擇器4.3.2集成數(shù)據(jù)選擇器4.3.3用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)退出4.3.14選1數(shù)據(jù)選擇器真值表邏輯表達式地址變量輸入數(shù)據(jù)由地址碼決定從４路輸入中選擇哪１路輸出。邏輯圖4.3.2集成數(shù)據(jù)選擇器集成雙4選1數(shù)據(jù)選擇器74LS153選通控制端G為低電平有效，即G=0時芯片被選中，處于工作狀態(tài)；G=1時芯片被禁止，Y≡0。集成8選1數(shù)據(jù)選擇器74LS151G=0時：邏輯功能示意圖引腳排列圖74LS151的真值表數(shù)據(jù)選擇器的擴展4.3.2用數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)基本原理數(shù)據(jù)選擇器的主要特點：（1）具有標準與或表達式的形式。即：（2）提供了地址變量的全部最小項。（3）一般情況下，Di可以當作一個變量處理。

因為任何組合邏輯函數(shù)總可以用最小項之和的標準形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量組成的最小項mi，(Di=1,對應最小項mi在函數(shù)中出現(xiàn),Di=0,對應最小項mi在函數(shù)中不出現(xiàn))可以實現(xiàn)任何所需的組合邏輯函數(shù)?；静襟E確定數(shù)據(jù)選擇器確定地址變量21n個地址變量的數(shù)據(jù)選擇器，若不增加門電路，最多可實現(xiàn)n＋1個變量的函數(shù)。3個變量，選用具有２個地址線的數(shù)據(jù)選擇器，即4選1數(shù)據(jù)選擇器。A1=A、A0=B邏輯函數(shù)1選用74LS153274LS153有兩個地址變量。求Di3（1）公式法函數(shù)的標準與或表達式：4選1數(shù)據(jù)選擇器輸出信號的表達式：比較L和Y，得：3畫連線圖44求Di的方法（2）真值表法C=1時L=1，故D0=CL=0，故D2=0L=1，故D3=1C=0時L=1，故D1=C求Di的方法（3）圖形法D0D1D3D2用數(shù)據(jù)選擇器實現(xiàn)函數(shù)：例①選用8選1數(shù)據(jù)選擇器74LS151②設A2=A、A1=B、A0=C③求DiD0=DD2=1D6=1D4=DD1=DD3=0D7=0D5=1解：01111001110111000110111011010111100101001101110011110100001011001000010100010000LABCDLABCD真值表法④畫連線圖例:用74LS151實現(xiàn)函數(shù):A,B,C在所有”與項”中出現(xiàn),而D,E在個別項中出現(xiàn),可將其分離,則:A→A2B→A1C→A0D0D3D2D4D7解:&DE“1”例:用74LS151實現(xiàn)并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù).本節(jié)小結(jié)

數(shù)據(jù)選擇器是能夠從來自不同地址的多路數(shù)字信息中任意選出所需要的一路信息作為輸出的組合電路，至于選擇哪一路數(shù)據(jù)輸出，則完全由當時的選擇控制信號決定。數(shù)據(jù)選擇器具有標準與或表達式的形式，提供了地址變量的全部最小項，并且一般情況下，Di可以當作一個變量處理。因為任何組合邏輯函數(shù)總可以用最小項之和的標準形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量組成的最小項mi，可以實現(xiàn)任何所需的組合邏輯函數(shù)。用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)的步驟：選用數(shù)據(jù)選擇器→確定地址變量→求Di→畫連線圖。4.4數(shù)值比較器4.4.11位數(shù)值比較器4.4.24位數(shù)值比較器4.4.3數(shù)值比較器的位數(shù)擴展退出用來完成兩個二進制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡稱比較器。4.4.11位數(shù)值比較器

設A＞B時L1＝1；A＜B時L2＝1；A＝B時L3＝1。得1位數(shù)值比較器的真值表。邏輯表達式邏輯圖２位數(shù)值比較器ＦＡ＞Ｂ＝（Ａ１＞Ｂ１）＋（Ａ１＝Ｂ１）（Ａ０＞Ｂ０）ＦＡ＜Ｂ＝（Ａ１＜Ｂ１）＋（Ａ１＝Ｂ１）（Ａ０＜Ｂ０）ＦＡ＝Ｂ＝（Ａ１＝Ｂ１）（Ａ0＝Ｂ0）≥1≥1＆＆＆A1＞B1A1=B1A1＜B1A0＞B0A0＜B0A0=B0FA＜BFA＞BFA=B4.4.24位數(shù)值比較器優(yōu)先級最高真值表中的輸入變量包括A3與B3、A2與B2、A1與B1

、A0與B0和A＇與B＇的比較結(jié)果，A＇>B＇、A＇<B＇和A＇=B＇。A＇與B＇是另外兩個低位數(shù)，設置低位數(shù)比較結(jié)果輸入端，是為了能與其它數(shù)值比較器連接，以便組成更多位數(shù)的數(shù)值比較器；3個輸出信號L1(A＞B)、L2(A＜B)、和L3(A＝B)分別表示本級的比較結(jié)果。邏輯圖4.4.3比較器的級聯(lián)集成數(shù)值比較器串聯(lián)擴展TTL電路：最低4位的級聯(lián)輸入端IA>B、IA<B和IA=B

必須預先分別預置為0、0、1。CMOS電路：各級的級聯(lián)輸入端IA>B必須預先預置為0

，最低4位的級聯(lián)輸入端IA<B和IA=B

必須預先預置為0、1。并聯(lián)擴展★比較器的應用

利用比較器的“比較”功能，可以實現(xiàn)一些特殊的數(shù)字電路。

【例】用74LS85構(gòu)成4位二進制數(shù)的判別電路，當輸入二進制數(shù)B3B2B1B0≥(1001)2時，判別電路輸出F為1，否則輸出F為0。

解:將輸入二進制數(shù)B3B2B1B0與(1001)2進行比較，即將74LS85的A輸入端接B3B2B1B0，B輸入端接(1001)2，則當輸入二進制數(shù)B3B2B1B0≥(1001)2時，比較器A＞B端輸出為1。因此，可用A＞B端作為判別電路的輸出F?！纠坑帽容^器實現(xiàn)四舍五入電路A3A27485A1A>BA0a>ba=bA=Ba<bB3B2A<BB1B0A3A2A1A001001004舍5入電路FA3A2A1A0>0100時，A>B輸出F=1【例】用一片74LS85比較器實現(xiàn)四舍五入電路五位二進制數(shù)的并行比較電路。解:∵IA＞B、IA＜B的優(yōu)先級最低∴IA＞B

=a0IA＜B

=b0利用同或門求相等a0=b0A3A27485A1A>BA0a>ba=bA=Ba<bB3B2A<BB1B0a4a3a2a1b4b3b2b1=a0b0【例】用比較器實現(xiàn)下表所示邏輯函數(shù):0011111001011100111100100110001110110001010011100100010000110111000011001101010000100011001100000100110001000000L1L2L3ABCDL1L2L3ABCDABCD＜0110時,L1=1ABCD=0110時,L2=1ABCD＞0110時,L3=1本節(jié)小結(jié)在各種數(shù)字系統(tǒng)尤其是在計算機中，經(jīng)常需要對兩個二進制數(shù)進行大小判別，然后根據(jù)判別結(jié)果轉(zhuǎn)向執(zhí)行某種操作。用來完成兩個二進制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡稱比較器。在數(shù)字電路中，數(shù)值比較器的輸入是要進行比較的兩個二進制數(shù)，輸出是比較的結(jié)果。利用集成數(shù)值比較器的級聯(lián)輸入端，很容易構(gòu)成更多位數(shù)的數(shù)值比較器。數(shù)值比較器的擴展方式有串聯(lián)和并聯(lián)兩種。擴展時需注意TTL電路與CMOS電路在連接方式上的區(qū)別。4.5加法器4.5.1半加器和全加器4.5.2加法器4.5.3加法器的應用退出1、半加器4.5.1半加器和全加器能對兩個1位二進制數(shù)進行相加而求得和及進位的邏輯電路稱為半加器。加數(shù)本位的和向高位的進位1、全加器能對兩個1位二進制數(shù)進行相加并考慮低位來的進位，即相當于3個1位二進制數(shù)相加，求得和及進位的邏輯電路稱為全加器。Ai、Bi：加數(shù)，Ci-1：低位來的進位，Si：本位的和，Ci：向高位的進位。全加器的邏輯圖和邏輯符號用與門和或門實現(xiàn)用與或非門實現(xiàn)先求Si和Ci。為此，合并值為0的最小項。再取反，得：實現(xiàn)多位二進制數(shù)相加的電路稱為加法器。1、串行進位加法器4.5.2加法器構(gòu)成：把n位全加器串聯(lián)起來，低位全加器的進位輸出連接到相鄰的高位全加器的進位輸入。特點：進位信號是由低位向高位逐級傳遞的，速度不高。2、并行進位加法器（超前進位加法器）進位生成項進位傳遞條件進位表達式和表達式4位超前進位加法器遞推公式超前進位發(fā)生器加法器的級連集成二進制4位超前進位加法器4.5.3加法器的應用1、8421