Part2第十三章 數(shù)字系統(tǒng)設(shè)計(jì)

復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì)數(shù)字系統(tǒng)構(gòu)成DatapathCircuit:實(shí)現(xiàn)對(duì)數(shù)據(jù)的操作和存儲(chǔ)，以及數(shù)據(jù)在系統(tǒng)中的傳輸，主要包括寄存器、移位寄存器、計(jì)數(shù)器、數(shù)據(jù)選擇器、譯碼器、加法器等；ControlCircuit:控制DatapathCircuit的操作設(shè)計(jì)舉例實(shí)現(xiàn)除法器設(shè)計(jì)舉例實(shí)現(xiàn)除法器ASMchartDatapathCircuit設(shè)計(jì)舉例ControlCircuit設(shè)計(jì)舉例設(shè)計(jì)是否最優(yōu)？設(shè)計(jì)舉例作業(yè)用Verilog語(yǔ)言實(shí)現(xiàn)前述的除法器，并在Quartus軟件上進(jìn)行仿真。比較綜合后的電路和前述電路的差別。排序操作對(duì)存儲(chǔ)在k個(gè)寄存器中的數(shù)據(jù)按照從小到大順序進(jìn)行排序，設(shè)計(jì)完成此功能的電路。排序操作時(shí)鐘同步時(shí)鐘偏移(ClockSkew)一個(gè)同步系統(tǒng)中的多個(gè)觸發(fā)器，時(shí)鐘信號(hào)到達(dá)這些觸發(fā)器的時(shí)間的不同(差異)，稱之為時(shí)鐘偏移。時(shí)鐘同步對(duì)于同步時(shí)序電路，應(yīng)該盡可能的減少時(shí)鐘偏移。時(shí)鐘同步對(duì)于同步時(shí)序電路，應(yīng)該盡可能的減少時(shí)鐘偏移。在PLD或者FPGA內(nèi)部，應(yīng)該盡可能使用全局時(shí)鐘網(wǎng)絡(luò)(globalclock)。系統(tǒng)剛上電時(shí)應(yīng)該將電路復(fù)位到一個(gè)初始的狀態(tài)。如將觸發(fā)器的異步復(fù)位連接到一個(gè)低偏移的復(fù)位信號(hào)（很多器件提供全局復(fù)位信號(hào)）。時(shí)鐘同步觸發(fā)器時(shí)序分析建立時(shí)間：時(shí)鐘有效邊緣到來(lái)之前，輸入信號(hào)保持穩(wěn)定的最短時(shí)間tsu(CMOS3ns)；保持時(shí)間：時(shí)鐘有效邊緣到來(lái)之后，輸入信號(hào)保持穩(wěn)定的最短時(shí)間th(CMOS2ns)。觸發(fā)器時(shí)序分析觸發(fā)器時(shí)序分析tsu觸發(fā)器時(shí)序分析保持時(shí)間th觸發(fā)器異步輸入異步輸入信號(hào)與時(shí)鐘信號(hào)沒(méi)有確定的時(shí)間先后關(guān)系，違反了觸發(fā)器建立時(shí)間和保持時(shí)間，導(dǎo)致觸發(fā)器輸出為亞穩(wěn)態(tài)(metastablestate).觸發(fā)器最終要進(jìn)入一個(gè)穩(wěn)定的狀態(tài)(0,1),但是從亞穩(wěn)態(tài)恢復(fù)到穩(wěn)態(tài)所需要的時(shí)間不可預(yù)測(cè)。觸發(fā)器異步輸入1.J.F.Wakerly,DigitalDesignPrinciplesandPractices(Prentice-Hall:EnglewoodCliffs,NJ,1990).2.C.J.Myers,AsynchronousCircuitDesign,(Wiley:NewYork,2001).為了避免異步時(shí)鐘域產(chǎn)生錯(cuò)誤的采樣電平，一般使用RAM、FIFO緩存的方法完成異步時(shí)鐘域的數(shù)據(jù)轉(zhuǎn)換。最常用的緩存單元是DPRAM，在輸入端口使