ch06-5若干典型的時序邏輯集成電路

6.5若干典型的時序邏輯集成電路6.5.1寄存器和移位寄存器6.5.2計數(shù)器6.5若干典型的時序邏輯集成電路1、寄存器6.5.1寄存器和移位寄存器寄存器:是數(shù)字系統(tǒng)中用來存儲代碼或數(shù)據(jù)的邏輯部件。它的主要組成部分是觸發(fā)器。

一個觸發(fā)器能存儲1位二進(jìn)制代碼，存儲n位二進(jìn)制代碼的寄存器需要用n個觸發(fā)器組成。寄存器實際上是若干觸發(fā)器的集合。8位CMOS寄存器74HC374脈沖邊沿敏感的寄存器8位CMOS寄存器74HC/HCT37411111101118位CMOS寄存器74LV374高阻HH↑H高阻LL↑H存入數(shù)據(jù)，禁止輸出HH↑L對應(yīng)內(nèi)部觸發(fā)器的狀態(tài)LL↑L存入和讀出數(shù)據(jù)Q0~Q7DNCP輸出內(nèi)部觸發(fā)器輸入工作模式2、移位寄存器移位寄存器是既能寄存數(shù)碼，又能在時鐘脈沖的作用下使數(shù)碼向高位或向低位移動的邏輯功能部件。按移動方式分單向移位寄存器雙向移位寄存器左移位寄存器移位寄存器的邏輯功能分類移位寄存器的邏輯功能右移位寄存器(1)基本移位寄存器（a）電路串行數(shù)據(jù)輸入端串行數(shù)據(jù)輸出端并行數(shù)據(jù)輸出端D3=Qn2D1=Q0nD0=DSIQ0n+1=DSIQ1n+1=D1=Q0nQ2n+1=D2=Qn1Q3n+1=D3=Qn22、寫出激勵方程：3、寫出狀態(tài)方程：(b).工作原理D2=Qn1D0D2D1D3

10

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01

10

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000

00

00

00FF0FF1FF2FF31CP后2CP后3CP后4CP后1101

1Q0n+1=DSIQ1n+1=Q0nQ2n+1=Qn1Q3n+1=Qn21011DSI=11010000,從高位開始輸入

經(jīng)過4個CP脈沖作用后，從DS端串行輸入的數(shù)碼就可以從Q0Q1Q2Q3并行輸出。串入并出

經(jīng)過7個CP脈沖作用后，從DSI端串行輸入的數(shù)碼就可以從DO端串行輸出。串入串出（2）典型集成電路內(nèi)部邏輯圖8位移位寄存器74HC/HCT1642.多功能雙向移位寄存器多功能移位寄存器工作模式簡圖（1）工作原理高位移向低位----左移低位移向高位----右移實現(xiàn)多種功能雙向移位寄存器的一種方案(僅以FFm為例)S1S0=00S1S0=01高位移向低位S1S0=10S1S0=11并入不變低位移向高位（2）典型集成電路CMOS4位雙向移位寄存器74HC/HCT19474HCT194的功能表

7D3D2D1D0DI3*DI2*DI1*DI0*↑××HHH6H××××↑H×LHH5L××××↑L×LHH4H××××↑×HHLH3L××××↑×LHLH2×××××××LLH1LLLL×××××××××LDI3DI2DI1DI0左移DSL右移DSRS0S1行并行輸入時鐘CP串行輸入控制信號清零輸出輸入2、計數(shù)器的分類按脈沖輸入方式，分為同步和異步計數(shù)器按進(jìn)位體制，分為二進(jìn)制、十進(jìn)制和任意進(jìn)制計數(shù)器按邏輯功能，分為加法、減法和可逆計數(shù)器概述1、計數(shù)器的邏輯功能

計數(shù)器的基本功能是對輸入時鐘脈沖進(jìn)行計數(shù)。它也可用于分頻、定時、產(chǎn)生節(jié)拍脈沖和脈沖序列及進(jìn)行數(shù)字運(yùn)算等等。6.5.2計數(shù)器同步計數(shù)器異步計數(shù)器加計數(shù)器減計數(shù)器可逆計數(shù)器二進(jìn)制計數(shù)器非二進(jìn)制計數(shù)器

十進(jìn)制計數(shù)器

任意進(jìn)制計數(shù)器加計數(shù)器減計數(shù)器可逆計數(shù)器二進(jìn)制計數(shù)器非二進(jìn)制計數(shù)器

十進(jìn)制計數(shù)器

任意進(jìn)制計數(shù)器…………(1)異步二進(jìn)制計數(shù)器---4位異步二進(jìn)制加法計數(shù)器①工作原理1、二進(jìn)制計數(shù)器結(jié)論:

計數(shù)器的功能：不僅可以計數(shù)也可作為分頻器。如考慮每個觸發(fā)器都有1tpd的延時，電路會出現(xiàn)什么問題？異步計數(shù)脈沖的最小周期Tmin=ntpd。（n為位數(shù)）

②典型集成電路中規(guī)模集成電路74HC/HCT393中集成了兩個4位異步二進(jìn)制計數(shù)器在5V、25℃工作條件下，74HC/HCT393中每級觸發(fā)器的傳輸延遲時間典型值為6ns。74HC/HCT393的邏輯符號Q0在每個CP都翻轉(zhuǎn)一次Q1僅在Q0=1后的下一個CP到來時翻轉(zhuǎn)FF0可采用T=1的T觸發(fā)器FF1可采用T=Q0的T觸發(fā)器Q3僅在Q0=Q1=Q2=1后的下一個CP到來時翻轉(zhuǎn)FF2可采用T=Q0Q1T的觸發(fā)器Q2僅在Q0=Q1=1后的下一個CP到來時翻轉(zhuǎn)FF3可采用T=Q0Q1Q2T的觸發(fā)器4位二進(jìn)制計數(shù)器狀態(tài)表0000016111111500111140101113000111201101110010110010019000018011107001106010105000104011003001002010001000000Q0Q1Q2Q3進(jìn)位輸出電路狀態(tài)計數(shù)順序(2)二進(jìn)制同步加計數(shù)器4位二進(jìn)制同步加計數(shù)器邏輯圖CE=0保持不變CE=1計數(shù)4位二進(jìn)制同步加計數(shù)器時序圖

(2)典型集成計數(shù)器74LVC1612選1數(shù)據(jù)選擇器(2)時序圖TC=CET?Q3Q2Q1Q074LVC161邏輯功能表輸入輸出清零預(yù)置使能時鐘預(yù)置數(shù)據(jù)輸入計數(shù)進(jìn)位CEPCETCPD3D2D1D0Q3Q2Q1Q0TCL××××××××LLLLLHL××↑D3D2D1D0D3D2D1D0*HHL××××××保持*HH×L×××××保持*HHHH↑××××計數(shù)*CR的作用？PE的作用？例6.5.1試用74LVC161構(gòu)成模216的同步二進(jìn)制計數(shù)器。1.異步二-十進(jìn)制計數(shù)器將圖中電路按以下兩種方式連接：試分析它們的邏輯輸出狀態(tài)。接計數(shù)脈沖信號，將Q0與相連；（1）接計數(shù)脈沖信號，將Q3與相連（2）兩種連接方式的狀態(tài)表計數(shù)順序連接方式1（8421碼）連接方式2（5421碼）Q3Q2Q1Q0Q0Q3Q2Q1000000000100010001200100010300110011401000100501011000601101001701111010810001011910011100

2.用集成計數(shù)器構(gòu)成任意進(jìn)制計數(shù)器

例用74LVC161構(gòu)成九進(jìn)制加計數(shù)器。解：九進(jìn)制計數(shù)器應(yīng)有9個狀態(tài)，而74LVC161在計數(shù)過程中有16個狀態(tài)。如果設(shè)法跳過多余的7個狀態(tài)，則可實現(xiàn)模9計數(shù)器。(1)反饋清零法

(2)反饋置數(shù)法

（1）工作原理置初態(tài)Q3Q2Q1Q0=0001，

①基本環(huán)形計數(shù)器狀態(tài)圖3.環(huán)形計數(shù)器第一個CP:Q3Q2Q1Q0=0010，

第二個CP:Q3Q2Q1Q0=0100，

第三個CP:Q3Q2Q1Q0=1000，

第四個CP:Q3Q2Q1Q0=0001，

第五個CP:Q3Q2Q1Q0=0010，

a、電路②扭環(huán)形計數(shù)器b、狀態(tài)表狀態(tài)編號Q4Q3Q2Q1Q0000000100001200011300111401111511111611110711100811000910000c、狀態(tài)圖置初態(tài)Q3Q2Q1Q0=0001，

狀態(tài)編號Q4Q3Q2Q1Q0000000100001200011300111401111511111611110711100811000910000譯碼電路簡單,且不會出現(xiàn)競爭冒險6.7

時序可編程通用陣列邏輯器件(GAL)2、輸出結(jié)構(gòu)類型太多，給設(shè)計和使用帶來不便。2、輸出端設(shè)置了可編程的輸出邏輯宏單元（OLMC）通過編程可將OLMC設(shè)置成不同的工作狀態(tài)，即一片GAL便可實現(xiàn)PAL的5種輸出工作模式。器件的通用性強(qiáng)；

GAL的優(yōu)點：1、由于采用的是雙極型熔絲工藝，一旦編程后不能修改；

PAL的不足：1、采用電可擦除的E2CMOS工藝可以多次編程；3、GAL工作速度快，功耗小6.7.1時序可編程邏輯器件中的宏單元1.通用陣列邏輯（GAL）在PLA和PAL基礎(chǔ)上發(fā)展起來的增強(qiáng)型器件.電路設(shè)計者可根據(jù)需要編程，對宏單元的內(nèi)部電路進(jìn)行不同模式的組合，從而使輸出功能具有一定的靈活性和通用性。6.7.2時序可編程邏輯器件的主要類型2.復(fù)雜可編程邏輯器件（CPLD）集成了多個邏輯單元塊，每個邏輯塊就相當(dāng)于一個GAL器件。這些邏輯塊可以通過共享可編程開關(guān)陣列組成的互連資源，實現(xiàn)它們之間的信息交換，也可以與周圍的I/O模塊相連，實現(xiàn)與芯片外部交換信息。3.現(xiàn)場可編程門陣列（FPGA）芯片內(nèi)部主要由許多不同功能的可編程邏輯模塊組成，靠縱橫交錯的分布式可編程互聯(lián)線連接起來，可構(gòu)成極其復(fù)雜的邏輯電路。它更適合于實現(xiàn)多級邏輯功能，并且具有更高的集成密度和應(yīng)用靈活性在軟件上，亦有相應(yīng)的操作系統(tǒng)配套。這樣，可使整個數(shù)字系統(tǒng)（包括軟、硬件系統(tǒng)）都在單個芯片上運(yùn)行，即所謂的SOC技術(shù)?？删幊膛c陣列（32X64位）2、GAL舉例——GAL16V8的電路結(jié)構(gòu)圖8個輸入緩沖器2~98個反饋/輸入緩沖器8個三態(tài)輸出緩沖器12~198個輸出邏輯宏單元OLMC輸出使能緩沖器

GAL的電路結(jié)構(gòu)與PAL類似，由可編程的與邏輯陣列、固定的或邏輯陣列和輸出電路組成，但GAL的輸出端增設(shè)了可編程的的輸出邏輯宏單元（OLMC）。通過編程可將OLMC設(shè)置為不同的工作狀態(tài)，可實現(xiàn)PAL的所有輸出結(jié)構(gòu)，產(chǎn)生組合、時序邏輯電路輸出。數(shù)據(jù)選擇器乘積項數(shù)據(jù)選擇器(2選1)輸出數(shù)據(jù)選擇器(2選1)三態(tài)數(shù)據(jù)選擇器(4選1)反饋數(shù)據(jù)選擇器(4選1)4個數(shù)據(jù)選擇器：用不同的控制字實現(xiàn)不同的輸出電路結(jié)構(gòu)形式乘積項數(shù)據(jù)選擇器：根據(jù)AC0和AC1(n)決定與邏輯陣列的第一乘積項是否作為或門的一個輸入端。只有在G1的輸出為1時，第一乘積項是或門的一個輸入端。乘積項數(shù)據(jù)選擇器(2選1)OMUX：根據(jù)AC0和AC1(n)決定OLMC是組合輸出還是寄存器輸出模式輸出數(shù)據(jù)選擇器(2選1)——OMUX三態(tài)數(shù)據(jù)選擇器(4選1)

三態(tài)數(shù)據(jù)選擇器受AC0和AC1(n)的控制，用于選擇輸出三態(tài)緩沖器的選通信號。可分別選擇VCC、地、OE和第一乘積項。工作AC0AC1(n)TX（輸出）01地電平00VCC10OE11第一乘積項工作高阻OE=1，工作OE=0，高阻1，工作0，高阻三態(tài)緩沖器的工作狀態(tài)FMUX：根據(jù)AC0和AC1(n)的不同編碼，使反向傳輸?shù)碾娦盘?/p>