模擬CMOS集成電路設計第2章MOS器件物理基礎

第二章

MOS器件物理基礎1MOSFET的結(jié)構2襯底Ldrawn：溝道總長度Leff：溝道有效長度，Leff＝Ldrawn－2LDMOSFET的結(jié)構LD：橫向擴散長度（bulk、body）3MOS管正常工作的基本條件MOS管正常工作的基本條件是:所有襯源（B、S）、襯漏（B、D）pn結(jié)必須反偏！寄生二極管4同一襯底上的NMOS和PMOS器件寄生二極管*N-SUB必須接最高電位VDD！*P-SUB必須接最低電位VSS！*阱中MOSFET襯底常接源極SMOS管所有pn結(jié)必須反偏:5例：判斷制造下列電路的襯底類型6NMOS器件的閾值電壓VTH(a)柵壓控制的MOSFET(b)耗盡區(qū)的形成(c)反型的開始(d)反型層的形成7以NMOS為例：D和S接地①VG<0，空穴在硅表面積積累②0<VG<VTH硅表面耗盡：表面只有固定的負電荷③VG>VTH

硅表面反型：自由電子吸引到硅表面強反型條件：

柵極下硅表面反型層的載流子濃度=

襯底摻雜濃度8這里是多晶硅柵和硅襯底的函數(shù)，＝，Nsub是襯底的摻雜濃度，Qdep是耗盡層的電荷，Cox是單位面積的柵極電容。由pn結(jié)的原理，,這里εsi是硅的介電常數(shù)。因為Cox經(jīng)常出現(xiàn)在器件的計算公式中，一般認為tox＝50A，Cox＝6.9fF/，Cox的值可以來估其他厚度的氧化層面積。=為體效應系數(shù)，為源－體之間的電勢差9NMOS管VGS>VT、VDS=0時的示意圖10NMOS管VGS>VT、0<VDS<VGS-VT時的示意圖溝道夾斷條件Vds≥Vgs-Vth11NMOS溝道電勢示意圖(0<VDS<VGS-VT)邊界條件:V(x)|x=0=0,V(x)|x=L=VDS12Qd：溝道電荷密度Cox：單位面積柵電容溝道單位長度電荷(C/m)WCox：MOSFET單位長度的總電容Qd(x)：沿溝道點x處的電荷密度V(x)：溝道x點處的電勢I/V特性的推導（1）電荷移動速度(m/s)V(x)|x=0=0,V(x)|x=L=VDS13I/V特性的推導（2）對于半導體：且14三極管區(qū)的MOSFET（0<VDS<

VGS－VT）等效為一個壓控電阻15I/V特性的推導（3）三極管區(qū)(線性區(qū))每條曲線在VDS＝VGS－VTH時取最大值，且大小為：VDS＝VGS－VTH時溝道剛好被夾斷16飽和區(qū)的MOSFET（VDS≥

VGS－VT）當V(x)接近VGS-VT，Qd(x)接近于0，即反型層將在X≤L處終止，溝道被夾斷。17NMOS管VGS>VT、VDS>VGS-VT時的示意圖電子耗盡區(qū)18NMOS管的電流公式截至區(qū)，Vgs<VTH線性區(qū),Vgs

>VTHVDS<Vgs

-VTH飽和區(qū),Vgs

>VTHVDS>Vgs

-VTH19MOSFET的I/V特性TriodeRegionVDS>VGS-VT溝道電阻隨VDS增加而增加導致曲線彎曲曲線開始斜率正比于VGS-VTVDS<VGS-VT用作恒流源條件：工作在飽和區(qū)且VGS＝const！20例2.1：在圖2.14a中，表示M1是受VG控制的電阻。假設Cox＝50uA/V，W/L=10，VTH＝0.7V。漏端開路解：因為漏端開路，ID＝0，VDS＝0。因此，假如器件導通，它就工作在深線性區(qū)。如果VG<1V+VTH,M1截止，Ron＝無窮大。如果VG>1V+VTH我們有21MOSFET的跨導gm22例2.2：如圖2.19，畫出跨導與的函數(shù)曲線當從無窮大減小到零時來研究的變化，會使這個問題變的簡單。只要，晶體管就工作在飽和區(qū)，和就保持相對恒定，這可從式得到。當它工作在線性區(qū)時，此時有=因此，如圖2.19曲線所示，一旦器件進入線性區(qū)，跨導將下降。因此，在放大應用時，我們通常使MOSFET工作在飽和區(qū)23MOS管飽和的判斷條件NMOS飽和條件：Vgs>VTN；Vds≥Vgs-VTHNPMOS飽和條件:Vgs<VTP；Vds≤Vgs-VTP

gdgd判斷MOS管是否工作在飽和區(qū)時，不必考慮Vs24MOS模擬開關MOS管為什么可用作模擬開關？MOS管D、S可互換，電流可以雙向流動?？赏ㄟ^柵源電源（Vgs）方便控制MOS管的導通與關斷。關斷后Id≈025NMOS模擬開關傳送高電平的閾值損失特性假定“1”電平為3V，“0”電平為0V，VTN＝0.5V，試確定C1、C2的終值電壓。26PMOS模擬開關傳送低電平的閾值損失特性假定“1”電平為3V，“0”電平為0V，VTP＝-0.5V，試確定C1、C2的終值電壓。27MOS管的開啟電壓VT及體效應ΦMS：多晶硅柵與硅襯底功函數(shù)之差Qdep耗盡區(qū)的電荷,是襯源電壓VBS的函數(shù)Cox：單位面積柵氧化層電容28MOS管的開啟電壓VT及體效應無體效應源極跟隨器

有體效應體效應系數(shù)，VBS＝0時，＝0一般，體效應使設計復雜化29MOS管體效應的Pspice仿真結(jié)果Vb=0.5vVb=0vVb=-0.5vIdVg體效應的應用：利用襯底作為MOS管的第3個輸入端利用VT減小用于低壓電源電路設計30襯底跨導gmb31例2.3在圖2.23(a)圖中。假設，，。如果從到0變化,畫出漏電流的曲線解：如果足夠負，的閾值電壓將超過1.2V，器件處于關斷，即1.2v=0.6+0.4

解得:又由下式可知,當時,增加,如圖b所示32MOSFET的溝道調(diào)制效應33MOSFET的溝道調(diào)制效應LL’34MOS管溝道調(diào)制效應的Pspice仿真結(jié)果VGS-VT=0.15V,W=100μ?ID/?VDS∝λ/L∝1/L2Ｌ=2μＬ=6μＬ=4μ35MOS管跨導gm不同表示法比較跨導gm123上式中:36亞閾值導電性當下降到低于時管子會突然關斷。事實上，時，一個弱的反型層仍然存在，還是有電流從D流向S。甚至當，也并非無限小，而是與成指數(shù)關系。這種效應稱為“亞閾值導電”

圖2.27MOS亞閾值導特性對于的典型值，在室溫下，要使下降一個數(shù)量級，必須下降約80mV。產(chǎn)生漏電，對靜態(tài)功耗、動態(tài)電路不利。37亞閾值導電特性(ζ>1,是一個非理想因子)38MOS管亞閾值導電特性的Pspice仿真結(jié)果VgSlogID仿真條件：VT＝0.6ＶW/L＝100μ/2μMOS管亞閾值電流ID一般為幾十~幾百nA,常用于低功耗放大器、帶隙基準設計。39MOS器件版圖40MOS器件電容在許多模擬電路中，器件電容也必須加以考慮以便預測其交流特性。我們認為電容存在于MOSFET的四個端子中任意兩個之間。（1）基本的覆蓋電容（線性的）（2）溝道電容（非線性的，值與晶體管的工作區(qū)域有關。（3）結(jié)電容，也是非線性的。41TheGateCapacitancetoxn+n+CrosssectionLGateoxidexdxdLdPolysilicon

gateTopviewGate-bulkoverlapSourcen+Drainn+W42GateCapacitanceCut-offResistiveSaturationMostimportantregionsindigitaldesign:saturationandcut-off43GateCapacitanceCapacitanceasafunctionofVGS(withVDS=0)Capacitanceasafunctionofthe

degreeofsaturation44MeasuringtheGateCap45DiffusionCapacitanceBottomSidewallSidewallChannelSourceNDChannel-stopimplant

NA1SubstrateNAWxjLS46JunctionCapacitance47LinearizingtheJunctionCapacitanceReplacenon-linearcapacitancebylarge-signalequivalentlinearcapacitancewhichdisplacesequalchargeovervoltageswingofinterest48Capacitancesin0.25mmCMOSprocess49MOS電容電容存在于MOS管的任意二極點之間電容可分為：①柵-溝道電容：②柵-源漏交疊電容：==是單位長度電容③溝道-襯底耗盡層電容：④結(jié)電容：C5，C6底板電容Cj0、側(cè)壁電容Cjsw50不同工作區(qū)的MOS電容①關斷：②線性區(qū)：③飽和區(qū)：SDGB如果柵壓發(fā)生變化，電荷是由源和漏提供，而不是由襯底提供。P27最后一段51柵源、柵漏電容隨VGS的變化曲線C3=C4=COVWCov：每單位寬度的交疊電容MOS管關斷時:CGD=CGS=CovW,CGB=C1//C2C1=WLCoxMOS管深線性區(qū)時:CGD=CGS=C1/2+CovW,CGB=0,C2被溝道屏蔽MOS管飽和時:CGS=2C1/3+CovW

,藹CGD=CovW,CGB=0,C2被溝道屏蔽52MOS電容器的結(jié)構。53MOS器件電容54減小MOS器件電容的版圖結(jié)構對于圖a:CDB=CSB=WECj

+2(W+E)Cjsw對于圖b:CDB=(W/2)ECj+2((W/2)+E)CjswCSB=2((W/2)ECj+2((W/2)+E)Cjsw=WECj

+2(W+2E)Cjsw55柵極電阻56MOS小信號模型漏電流公式和與電壓有關的電容構成了MOS的大信號模型。當信號顯著影響偏置工作點時，應考慮非線性效應。若信號對偏置影響小時，則可以用小信號模型簡化計算。小信號模型是工作點附近的大信號模型的近似由于模擬電路中MOS偏置在飽和區(qū)，可以導出其相應的小信號模型。57（1）由于漏電流是柵-源電壓的函數(shù)，因此我們可以引入一個值為gmVGS的壓控電流源。(a)(2)由于溝長調(diào)制，漏電流也隨著漏-源電壓變化。這一效應也可用一個壓控電流源模擬。但是，如果一個電流源的電流值與它兩端的電壓成線性關系，則該電流源等效于一個線性阻抗。(b)(c)58連接于D和S之間的輸出電阻可由下式得到：輸出電阻ro影響模擬電路的許多特性。例如，它限定著大多數(shù)放大器的最大電壓增益。59（3）襯底電勢影響閾值電壓，因而也影響柵-源過驅(qū)動電壓，在所有其他端子保持恒定電壓的情況下，漏電流是襯底電壓的函數(shù)。也就是說，襯底相當于另一個柵。用連接于B和S之間的電流源模擬這一關系，其電流值為gmbVbs,其中gmb=60在飽和區(qū)：因此我們又有gmbVBS和gmVGS有相同的極性，也就是說，增大柵電壓與增大襯底電壓效果相同。61完整的MOS小信號模型也包括器件電容MOS小信號模型中的電容圖2.38完整的MOS小信號模型62例：求下列電路的低頻小信號輸出電阻(γ＝0)63例：求下列電路的低頻小信號輸出電阻(γ＝0)64例：求下列電路的低頻小信號輸出電阻(γ＝0)65小信號電阻總結(jié)（γ＝0）對于圖（A）：對于圖（B）：對于圖（C）：66NMOS器件的電容--電壓特性積累區(qū)強反型67例：若W/L＝50/0.5，|ID|＝500uA，分別求:

NMOS、PMOS的跨導及輸出阻抗以及本征增益gmr0

（tox=9e-9λn