常用單元電路-JTAG

深研所新員工培訓(xùn)JTAGMPC860應(yīng)用設(shè)計串口網(wǎng)口WDTJTAG熱插拔JTAG簡介（一）JTAG——JointTestActionGroup，聯(lián)合測試行動組：合符合IEEESTD1149.1是邊界掃描測試技術(shù)的一種應(yīng)用是芯片制造商為開發(fā)者預(yù)留的在線仿真口JTAG簡介（一）基本思想在靠近器件的每一個I/O管腳處增加一個移位寄存器單元和鎖存器單元。在測試期間，這些寄存器單元用于控制輸入管腳的狀態(tài)，并讀出輸出管腳的狀態(tài)。在正常工作期間，這些附加的移位寄存器單元不影響電路的工作。內(nèi)部結(jié)構(gòu)圖IEEE1149.1標(biāo)準(zhǔn)分類：測試存取通道（TAP）TAP控制器指令寄存器（IR）測試數(shù)據(jù)寄存器（TDR）邊界掃描硬件構(gòu)成TAP構(gòu)成（一）TAP包括五個專用管腳一般只用四個，/TRST可選/TRST－TestReset測試復(fù)位輸入，異步復(fù)位TAP控制器為Test-Logic-Reset狀態(tài)，低有效，不能用于初始化芯片內(nèi)系統(tǒng)邏輯.TAP構(gòu)成（二）TDI－TestDataInput測試數(shù)據(jù)輸入在TCK的上升沿取樣TDO－TestDataOutput測試數(shù)據(jù)輸出，三態(tài)TCK下降沿發(fā)送TAP構(gòu)成（三）TCK－TestClock，測試時鐘輸入TMS－TestModeSelect測試模式選擇輸入在TCK的上升沿取樣補(bǔ)充說明非標(biāo)準(zhǔn)情況：TAP多EUM0/1腳,如TI/DSP:TMS320C6000。TAP多使能端，如PEB20320的65腳(TEST)，該管腳為高時，方可使能邊界掃描功能。對于此類芯片，在設(shè)計時一定要按照芯片手冊要求作處理，包括但是不限于進(jìn)行上拉電阻或者下拉電阻處理。測試集成電路自身功能測試裝配在印制板或者其他板面上的集成電路之間的互連性器件正常工作時對管腳狀態(tài)進(jìn)行控制，包括觀測和修改管腳的狀態(tài)?？删幊唐骷倪壿嫾虞d某些CPU和DSP器件的仿真和交互調(diào)試應(yīng)用禁止拉死：即不可將JTAG五引腳直接與電源或地相連。禁止棄用某些芯片手冊中有關(guān)于“whennotbeingused”情況的推薦接法，禁止使用推薦用法。每個引腳必須引出相應(yīng)的測試點，以便ICT測試，可采用過孔或者插針方式。JTAG引腳接法總則（一）對可編程器件（如EPLD/CPLD/FPGA等）的JTAG接口以及其他多功能器件的JTAG接口，在設(shè)計時，原則上只用作測試和加載使用，不要復(fù)用為一般I/O，否則會給生產(chǎn)測試帶來不便，不得已采用的特殊情況下必須保留測試的功能。JTAG引腳接法總則（二）特別注意對于XILINX公司的XC4000E/EX/XL/XLA、XC5200、Spartan、SpartanXL等系列的FPGA，如果要在邏輯加載后仍支持邊界掃描功能，需要在邏輯設(shè)計中加入邊界掃描功能模塊。否則，芯片只在邏輯加載前支持邊界掃描功能，在邏輯加載后不支持邊界掃描功能。JTAG引腳接法總則（三）單器件JTAG引腳接法規(guī)定（一）TDI：建議上拉上拉阻值的選擇可以參照具體器件手冊如器件手冊未明確，一般選取4.7K，但不能小于1K。TDO：無需上下拉懸空處理，但必須引出測試點對于fpga，設(shè)計中應(yīng)避免將TDO腳作為I/O腳。單器件JTAG引腳接法規(guī)定（二）TMS：必須上拉上拉阻值的選擇可以參照具體器件手冊如器件手冊未明確，一般選取4.7K，但不能小于1K。TCK：建議下拉首先參照器件手冊確定TCK采用上拉或下拉；如器件手冊未明確，須下拉，下拉電阻可選取1K。/TRST：如果有，須下拉，阻值為1K。補(bǔ)充說明如下：對于某些器件要求/TRST與上電復(fù)位引腳相連的情況，應(yīng)充分考慮其工作的安全性，最好是斷開，分別接上/下拉電阻。對于ALTERA公司的某些可編程器件，根據(jù)器件手冊要求，可將/TRST管腳作上拉處理，以方便通過JTAG口進(jìn)行邏輯的加載和在線編程。單器件JTAG引腳接法規(guī)定（三）JTAG測試口的初始態(tài)是testlogicreset狀態(tài)。要進(jìn)入其他狀態(tài)必須滿足狀態(tài)機(jī)遷移要求。硬件設(shè)計必須防止它隨機(jī)進(jìn)入其他狀態(tài)：將/TRST下拉，不是強(qiáng)行使TAP測試口進(jìn)入testlogicreset狀態(tài)，而是防止他的狀態(tài)機(jī)在上電沖擊或運行中從testlogicreset狀態(tài)遷移出去。單器件JTAG引腳接法規(guī)定（四）單器件JTAG引腳接法規(guī)定（無）JTAG接口其他相關(guān)引腳處理（一）按照器件要求進(jìn)行設(shè)計，一般用電阻上拉或者下拉處理，同時注意保證對器件其他功能無不良影響。如果只是單獨的允許和禁止JTAG測試功能，則建議設(shè)計為允許。如果器件的BSDL文件中要求器件的某些管腳在進(jìn)行JTAG接口測試時為特定的邏輯電平，則這些管腳的處理在設(shè)計時要嚴(yán)禁直接接電源或地。TI的部分DSP的JTAG引腳還有EMU0/1。EMU0/1功能：上拉時為正常工作和仿真調(diào)試狀態(tài)下拉時為JTAG測試狀態(tài)設(shè)計方法：兩信號均做上拉處理，使JTAG接口無效。需要在JTAG測試時可以驅(qū)動其為低電平。JTAG接口其他相關(guān)引腳處理（二）例MPC750的BSDL文件中有：.......attributeCOMPLIANCE_PATTERNSofmpc750:entityis"(LSSD_MODE_L,L1_TSTCLK,L2_TSTCLK)(111)".......則此3個管腳在測試時需使能成“111”，設(shè)計中不能直接接地，此類器件有MPC750/MPC105。JTAG接口其他相關(guān)引腳處理（三）JTAG菊花鏈（一）TDI內(nèi)部有上拉TDI內(nèi)部無上拉JTAG菊花鏈（二）所有JTAG器件盡可能聯(lián)成一條菊花鏈。同一條鏈上的JTAG接口電平必須匹配。菊花鏈上的上下拉阻值需要根據(jù)鏈上器件數(shù)目進(jìn)行調(diào)整，具體可通過理論計算和實際測試確定。菊花鏈的接口插座一般采用2×5的插針連接器。菊花鏈設(shè)計原則（一）有些器件JTAG接口有特殊功能,包括：CPLD/FPGA可編程邏輯加載CPU/DSP等器件調(diào)試考慮編程及加載和調(diào)試等的方便及可靠性，JTAG接口要獨立出來，不加入其他的菊花鏈中?？删幊唐骷?lián)成菊花鏈時，菊花鏈上器件的最多數(shù)目要遵守廠家手冊的要求。菊花鏈設(shè)計原則（二）JTAG接口連接器插針信號順序要求1:TCK3:TDO5:TMS7:TRST9:TDIGND:2VCC:4NC:6NC:8GND:10最新動態(tài)IEEE組織已經(jīng)對IEEESTD1149.