《數(shù)字邏輯與電路》復(fù)習(xí)題及答案

1081010161010810101610《數(shù)字邏輯與路》復(fù)習(xí)題第一章

數(shù)字邏輯礎(chǔ)（數(shù)制與碼）一選題1．以下代中為無權(quán)碼的為

。A碼

B

C余三碼

D格雷碼2．以下代中為恒權(quán)碼的為ABB.5421BCD碼

。

C.余三碼

D.格雷碼3．一位十進(jìn)制數(shù)可以用１B.２

C

位二進(jìn)制數(shù)來表示。C.４

D.164．十進(jìn)制25碼表示為

B

。100010C.100101D.101015．在一個(gè)8的存儲單元中，能夠存儲的最大無符號整數(shù)是

CD

。A.（256）B.（）C.（）16D.（255）106．與十進(jìn)數(shù)（）等值的數(shù)或代碼為ABCD

。(0101B.(35.8)16C.(110101.1)2D.(65.4)87與八進(jìn)制數(shù)(3)等值的數(shù)為：8

AB

。A.(100111.011)2C.(27.3)16D.(100111.11)28.

常用的BCD有

CD

。二判題正打，誤打）1.方波的占空比為5√）2.8421碼0001×）3.數(shù)字電路中用“”和“”分別表示兩種狀態(tài),者無大小之分）4．格雷碼有任何相鄰碼只有一位碼元不同的特性√）5．八進(jìn)制（17）比十進(jìn)制數(shù)17）小

√

）6．當(dāng)傳送進(jìn)制數(shù)5，在8421校驗(yàn)碼的校驗(yàn)位上值應(yīng)為1

√

）7．十進(jìn)制（9）比十六進(jìn)制數(shù)（9）小

×

）8．8421奇校驗(yàn)碼在傳送十進(jìn)制數(shù)）時(shí)，在校驗(yàn)位上出現(xiàn)了1時(shí)，表明在傳送過程中出現(xiàn)了錯(cuò)誤）三填題

28)821016)108)162810)8421BCD2810)28)821016)108)162810)8421BCD2810)1.數(shù)字信號的特點(diǎn)是在

時(shí)間

上和

幅值

上都是斷續(xù)變化的，其高電平和低電平常和用10來表示。2.分析數(shù)字電路的主要工具是路。

邏輯代數(shù)

，數(shù)字電路又稱作

邏輯電3.在數(shù)字電路中用的計(jì)數(shù)制除十進(jìn)制外

二進(jìn)制

、八進(jìn)制

、

十六進(jìn)制

。4.常用的BCD有

、

碼

、碼

、余三碼

等。常用的可靠性代碼有

格雷碼

、

奇偶校驗(yàn)碼

。5.（.1011）=(

)=(B2.B

166..=（

）=(

29.5)=(1D.8

)=(

8421BCD7.（39.75（）=()=(

27.C

168..C)=（

1011110.118421BCD

）=()=()=(

9.0111=（

1001110

）(

116

)=(

78

)=(

16四思題1．在數(shù)字系統(tǒng)中為什么要采用二進(jìn)制？因?yàn)閿?shù)字信號有在時(shí)間和幅值上離散的特點(diǎn)正好可以用二進(jìn)制的和來表示兩種不同的狀態(tài)。2．格雷碼的特點(diǎn)是什么？為什么說它是可靠性代碼？格雷碼的任意兩組相鄰代碼之間只有一位不同各位都相同是一種循環(huán)碼。這個(gè)特性使它在形成和傳輸過程中可能引起的錯(cuò)誤較少，因此稱之為可靠性代碼。3．奇偶校驗(yàn)碼的特點(diǎn)是什么？為什么說它是可靠性代碼？奇偶校驗(yàn)碼可校驗(yàn)二進(jìn)制信息在傳送過程中的個(gè)數(shù)為奇數(shù)還是偶數(shù)而發(fā)現(xiàn)可能出現(xiàn)的錯(cuò)誤。第一章

數(shù)字邏輯礎(chǔ)（函數(shù)與簡）一選題1.

以下表達(dá)式中符合邏輯運(yùn)算法則的是

D

。

C

2

B.1+1=10C.0<1D.A+1=12.邏輯變量的取值１和０可以表示：

ABCD

。開關(guān)的閉合、斷開

B.電位的高、低

C.與假

D.流的有、無3.當(dāng)邏輯函數(shù)有個(gè)變量時(shí)，共有

D個(gè)變量取值組合？nB.2nC.

D.2

n4.邏輯函數(shù)的表示方法中具有唯一性的是

AD

。A.真值表

B.表達(dá)式

C.輯圖

D.諾圖5.=A+BD+CDE+D

ＡＣ

。

ABD

B.

(A)

C.

(B)

D.

(ADB)6.邏輯函數(shù)F=

A()

Ａ

。BB.AC.7．求一個(gè)輯函數(shù)對偶式，可將中的

ＡＣＤ

D.。

BA.“·”換成“+”，“+”換成“·”B.原變量換成反變量，反變量換成原變量C.變量不變D.常數(shù)中成“1”，1換成“E.常數(shù)不變8．A+BC=

Ｃ

。A、ABBACAA9．在何種輸入情況下，與非”運(yùn)算的結(jié)果是邏輯。

D、B+ＤA．全部輸入是0B.任一輸入是0僅一輸入是0D.全部輸入是110．在何種輸入情況下，“或非”運(yùn)算的結(jié)果是邏輯。

ＢＣＤA．全部輸入是0B.部輸入是1C.任一輸入為0，其他輸入為1D.任一輸入為1二判題正打√錯(cuò)的×）1．輯變量的取值，１比０大×2．或函數(shù)與同或函數(shù)在邏輯上互為反函數(shù)√3．若兩個(gè)數(shù)具有相同的真值表，則兩個(gè)邏輯函數(shù)必然相等√4．因?yàn)檫壉磉_(dá)式A+B+AB=A+B立，所以AB=0成立×）5．若兩個(gè)數(shù)具有不同的真值表，則兩個(gè)邏輯函數(shù)必然不相等√）6．若兩個(gè)數(shù)具有不同的邏輯函數(shù)式，則兩個(gè)邏輯函數(shù)必然不相等）7．邏輯函兩次求反則還原，兩次作對偶式變換也還原為它本身√）8．邏輯函Y=A+ABC+BC已是最簡與或表達(dá)式）9．因?yàn)檫壉磉_(dá)式A

B+AB=A+B+AB成立，所以A

B=成立×）10邏數(shù)Y=A

B+

C令A(yù)=BC得

B+BCB+C+BCBC成立三填題

×

）1.邏輯代數(shù)又稱為

布爾

代數(shù)。最基本的邏輯關(guān)系有與

、或

、

非

三種。常用的導(dǎo)出邏輯運(yùn)算為

與非

、

或非

、

與或非

、

同或

、異或

。2.邏輯函數(shù)的常用表示方法有

邏輯表達(dá)式

、

真值表

、

邏輯圖

。律

3.邏輯代數(shù)中與普通代數(shù)相似的定律有。摩根定律又稱為反演定律。

交換律

、

分配律

、

結(jié)合4.邏輯代數(shù)的三個(gè)重要規(guī)則是

代入規(guī)則

、對偶規(guī)則

、

反演規(guī)則

。5．邏輯函F=+B+D的反函數(shù)6．邏輯函F=A（的對偶函數(shù)是

。。7

．

添

加

項(xiàng)

公

式

C+BC=AB+

的

對

偶

式

為。8．邏輯函F=

CD

１

。9．邏輯函F=

AB

０

。10．已知函數(shù)的對偶式為

AB

CDBC

，則它的原函數(shù)為。四思題1.邏輯代數(shù)與普通代數(shù)有何異同？都有輸入＼輸出變量，都有運(yùn)算符號，且有形式上相似的某些定理，但邏輯代數(shù)的取值只能有０和１兩種，而普通代數(shù)不限，且運(yùn)算符號所代表的意義不同。2.邏輯函數(shù)的三種表示方法如何相互轉(zhuǎn)換？通常從真值表容易寫出標(biāo)準(zhǔn)最小項(xiàng)表達(dá)式，從邏輯圖易于逐級推導(dǎo)得邏輯表達(dá)式，從與或表達(dá)式或最小項(xiàng)表達(dá)式易于列出真值表。3.為什么說邏輯等式都可以用真值表證明？因?yàn)檎嬷当砭哂形ㄒ恍浴?.對偶規(guī)則有什么用處？可使公式的推導(dǎo)和記憶減少一半，有時(shí)可利于將或與表達(dá)式化簡。第二章

邏輯門電一選題

II1.三態(tài)門輸出高阻狀態(tài)時(shí)，

ＡＢＤ

是正確的說法。用電壓表測量指針不動B.相于懸空2.以下電路中可以實(shí)現(xiàn)“線與”功能的有ＣＤ

C.壓不高不低。

D.測量電阻指針不動與非門

B.三態(tài)輸出門

C.集電極開路門

D.漏開路門3．以下電路中常用于總線應(yīng)用的有

Ａ

。門

門

C.

漏極開路門與非門4．邏輯表達(dá)式Y(jié)=AB可以用

Ｃ

實(shí)現(xiàn)?；蜷T

B.門

C.與門5．在正邏系統(tǒng)中電路的以下輸入中

ＡＢＣ

相當(dāng)于輸入邏輯“1”。A.懸空

B.經(jīng)

C.經(jīng)Ω電阻接地

D.經(jīng)510Ω電阻接地6．對與非門閑置輸入端的處理，可以

ＡＢＤ

。A.接電源C.接地B.通過電阻3kΩ接電源7．要與非門工作在轉(zhuǎn)折區(qū)，可使輸入端對地外接電阻

I

Ｃ

。＞

O

B.＜

OOF

＜R＜R

O

D.＞

O二判題正打√錯(cuò)的×）1．TTL與非門的多余輸入端可以接高電平V√）2．與非門的輸入端懸空時(shí)相當(dāng)于輸入為邏輯√）3．普通的輯門電路的輸出端不可以并聯(lián)在一起，否則可能會損壞器件√）4．兩輸入四與非門器件74LS00與邏輯功能完全相同）5．CMOS或非門與TTL或非門的邏輯功能完全相同）6．三態(tài)門三種狀態(tài)分別為：高電平、低電平、不高不低的電壓7．TTL集電極開路門輸出為１時(shí)由外接電源和電阻提供輸出電流

×√

））8．一門電路的輸出端可以直接相連，實(shí)現(xiàn)線與

×

）9．CMOS門（漏極開路門）的輸出端可以直接相連，實(shí)現(xiàn)線與10門（集電極開路門）的輸出端可以直接相連，實(shí)現(xiàn)線與三填題

√√

））1.集電極開路門的英文縮寫為

ＯＣ

門，工作時(shí)必須外加

電源

和

負(fù)載

。2．OC門稱為

集電極開路門

門，多個(gè)OC門輸出端并聯(lián)到一起可實(shí)現(xiàn)

線與功能。3與非門電壓傳輸特性曲線分為

飽和

區(qū)、

轉(zhuǎn)折

區(qū)、

線性

區(qū)、截止

區(qū)。第三章

組合邏輯路

D.D.一選題1.下列表達(dá)式中不存在競爭冒險(xiǎn)的有

ＣＤ

。Y=

AB.YB

CC.Y=A

C

AD.Y(A+

)A

D2.若在編碼器中有個(gè)編碼對象，則要求輸出二進(jìn)制代碼位數(shù)為3.一個(gè)161數(shù)據(jù)選擇器，其地址輸入（選擇控制輸入）端有4.下列各函數(shù)等式中無冒險(xiǎn)現(xiàn)象的函數(shù)式有Ｄ。

ＢＣ

位。個(gè)。

=AC+AB

B.

=++C.E.

ACBC+ABAB=BC+AC+BC+AB+=BC+++5.函數(shù)

=++BC

，當(dāng)變量的取值為

ACD

時(shí)，將出現(xiàn)冒險(xiǎn)現(xiàn)象。BC1B.B=C0C.A，C0D.A=0，B06.四選一數(shù)據(jù)選擇器的數(shù)據(jù)輸出Y與數(shù)據(jù)輸入Xi和地址碼Ai之間的邏輯表達(dá)式為

A

。

AAXAAX+AAXAAX00

3

B.

AA0

C.

AAX

D.

AX10

37.一個(gè)選一數(shù)據(jù)選擇器的數(shù)據(jù)輸入端有

個(gè)。8.在下列邏輯電路中，不是組合邏輯電路的有

D

。9.八路數(shù)據(jù)分配器，其地址輸入端有10.組合邏輯電路消除競爭冒險(xiǎn)的方法有

CAB

個(gè)。。二判題正打√錯(cuò)的×）1.優(yōu)先編碼器的編碼信號是相互排斥的，不允許多個(gè)編碼信號同時(shí)有效×）2.編碼與譯碼是互逆的過程

√

）3.二進(jìn)制譯碼器相當(dāng)于是一個(gè)最小項(xiàng)發(fā)生器，便于實(shí)現(xiàn)組合邏輯電路√）4.半導(dǎo)體數(shù)碼(顯示器的工作電流大，每筆劃約10mA左右，因此，需要考慮電流驅(qū)動能力問題√）5.共陰接法LED數(shù)碼顯示器需選用有效輸出為高電平的七段顯示譯碼器來驅(qū)動。（√）

6.數(shù)據(jù)選擇器和數(shù)據(jù)分配器的功能正好相反，互為逆過程

√

）7.用數(shù)據(jù)選擇器可實(shí)現(xiàn)時(shí)序邏輯電路

×

）8.組合邏輯電路中產(chǎn)生競爭冒險(xiǎn)的主要原因是輸入信號受到尖峰干擾）三填題1.LED數(shù)碼顯示器的內(nèi)部接法有兩種形式：共

陰

接法和共

陽

接法。2.對于共陽接法的LED數(shù)碼顯示器，應(yīng)采用器。

低電平

電平驅(qū)動的七段顯示譯碼3.消除竟?fàn)幟半U(xiǎn)的方法有

修改邏輯設(shè)計(jì)

、

接入濾波電容

、

加選通脈沖一選題

等。第四章序邏輯電路（觸器）1.N個(gè)觸發(fā)器可以構(gòu)成能寄存N

B

位二進(jìn)制數(shù)碼的寄存器。2.一個(gè)觸發(fā)器可記錄一位二進(jìn)制代碼，它有

C

個(gè)穩(wěn)態(tài)。3.存儲位二進(jìn)制信息要

D

個(gè)觸發(fā)器。4.對于T觸發(fā)器，若原態(tài)Qn=0，欲使新態(tài)，應(yīng)使輸

T

ＢＤ

。0C.D.

Q

對于T觸發(fā)器，若原態(tài)Qn=1，欲使新態(tài)，應(yīng)使輸

T=

AD

。0C.D.

Q6.對于D觸發(fā)器，欲使Qn+1=Qn，應(yīng)使輸入D=

C

。0C.D.

Q7.對于觸器，若J=K，則可完成ˊ

C

觸發(fā)器的邏輯功能。8.欲使觸器按Qn+1=Qn作，可使JK發(fā)器的輸入端

ABDE

。=0=QK=

Q

C.J

Q

K=D.=Q,=0=,K=

Q9.欲使觸器按

Q

n作，可使JK觸發(fā)器的輸入端

ACDE

。=1=QK=

Q

C.J

Q

K=QJ=QK=1,K=Q10.欲使JK發(fā)器按Qn+1=0作，可使JK觸發(fā)器的輸入端

BCD

。=1=QK=QC.=QK=1=0,K=J=111.欲使JK發(fā)器按Qn+1=1作，可使JK觸發(fā)器的輸入端

。=1=1,K=C.K=

Q

JK=J=

Q

K=0

RSRRSR12.欲使D觸發(fā)器按

Q

n作，應(yīng)使輸入

D

。0D.

Q13.下列觸發(fā)器中，沒有約束條件的是

D

?；綬S觸發(fā)

從RS觸發(fā)

C.同步觸發(fā)器

邊沿D觸發(fā)器14.描述觸發(fā)器的邏輯功能的方法有

ABCD

。狀態(tài)真表

特性方

C.狀態(tài)轉(zhuǎn)換圖

狀態(tài)轉(zhuǎn)換卡諾圖15.為實(shí)現(xiàn)將JK發(fā)器轉(zhuǎn)換為D觸發(fā)器，應(yīng)使

A

。=DK=

D

KD,=

D

C.JDD.J

D二判題正打√錯(cuò)的×）1.D觸發(fā)器的特性方程為，與無關(guān)，所以它沒有記憶功×）2.RS發(fā)器的約束條件RS=0表不允許出現(xiàn)的輸入√）3.主從觸器、邊沿JK觸發(fā)器和同步JK觸器的邏輯功能完全相同√）4.若要實(shí)現(xiàn)一個(gè)可暫停的一位二進(jìn)制計(jì)數(shù)器，控制信號A=0計(jì)數(shù)，A=1保持，可選用T觸發(fā)器，且令T=A×）5.由兩TTL或非門構(gòu)成的基觸發(fā)器R=S=0發(fā)器的狀態(tài)為不

×

6.對邊沿觸器，在為高電平期間，J=K=1時(shí)，狀態(tài)會翻轉(zhuǎn)一次×）三填題1．觸發(fā)器2個(gè)穩(wěn)態(tài)，存儲位二進(jìn)制信息要8個(gè)觸發(fā)器。2．一個(gè)基RS發(fā)器在正常工作時(shí)，它的約束條件是+，則它不允許輸入=0

的信號。且=3觸發(fā)器有兩個(gè)互補(bǔ)的輸出端Q定義觸發(fā)器的1態(tài)為、

，0態(tài)為

Q=0Q=1

，可見觸發(fā)器的狀態(tài)指的是

端的狀態(tài)。4一個(gè)基本RS發(fā)器在正常工作時(shí)不允許輸入R=S=1的信號因此它的約束條件是

RS=0

。第四章序邏輯電路（分與設(shè)計(jì)）一選題1．同步計(jì)器和異步計(jì)數(shù)器比較，同步計(jì)數(shù)器的顯著優(yōu)點(diǎn)是

A

。工作速度高

B.觸發(fā)器利用率高

C.電路簡單

D.不受時(shí)鐘控制。2．把一個(gè)進(jìn)制計(jì)數(shù)器與一個(gè)四進(jìn)制計(jì)數(shù)器串聯(lián)可得到

D進(jìn)制計(jì)數(shù)器。3．下列邏電路中為時(shí)序邏輯電路的是

Ｃ

。

ZZ4.N個(gè)觸發(fā)器可以構(gòu)成最大計(jì)數(shù)長度（進(jìn)制數(shù)）為

Ｄ

的計(jì)數(shù)器。5.N個(gè)觸發(fā)器可以構(gòu)成能寄存N

Ｂ

位二進(jìn)制數(shù)碼的寄存器。6．五D觸發(fā)器構(gòu)成環(huán)形計(jì)數(shù)器，其計(jì)數(shù)長度為Ａ。7．同步時(shí)電路和異步時(shí)序電路比較，其差異在于后者

Ｂ

。8．一碼計(jì)數(shù)器至少需要

Ｂ

個(gè)觸發(fā)器。9.欲設(shè)計(jì)0，1，2，34，5，6，7這幾個(gè)數(shù)的計(jì)數(shù)器，如果設(shè)計(jì)合理，采用同步二進(jìn)制計(jì)數(shù)器，最少應(yīng)使用

Ｂ

級觸發(fā)器。108移位寄存器，串行輸入時(shí)經(jīng)

Ｄ

個(gè)脈沖后，8數(shù)碼全部移入寄存器中。11．用二進(jìn)制異步計(jì)數(shù)器0加法，計(jì)到十進(jìn)制178則最少需要器。

Ｄ

個(gè)觸發(fā)12某移位寄存器的時(shí)鐘脈沖頻率為，欲將存放在該寄存器中的數(shù)左移8位，完成該操作需要

Ｂ

時(shí)間。若用JK發(fā)器來實(shí)現(xiàn)特性方程Qn+=AQ+

，則端的方程為ＡＢ。A.J=AB，

+B

B.J=AB，

C.J=+B，K=ABD.J=，14若要設(shè)計(jì)一個(gè)脈沖序列為1101001110的列脈沖發(fā)生器應(yīng)選用Ｃ器。二判題正打√錯(cuò)的×）1．同步時(shí)序電路由組合電路和存儲器兩部分組成√）

個(gè)觸發(fā)2．組合電路不含有記憶功能的器件

√

）3．時(shí)序電路不含有記憶功能的器件）4．同步時(shí)序電路具有統(tǒng)一的時(shí)鐘制

√

）

NN5．異步時(shí)序電路的各級觸發(fā)器類型不同

×

）6．環(huán)形計(jì)數(shù)器在每個(gè)時(shí)鐘脈沖用時(shí)，僅有一位觸發(fā)器發(fā)生狀態(tài)更新）7．環(huán)形計(jì)數(shù)器如果不作自啟動修改，則總有孤立狀態(tài)存在8．計(jì)數(shù)器的模是指構(gòu)成計(jì)數(shù)器的觸發(fā)器的個(gè)數(shù)×）

√

）9．計(jì)數(shù)器的模是指對輸入的計(jì)數(shù)脈沖的個(gè)數(shù)

×

）10D觸發(fā)器的特征方程Q+1=，與Q無關(guān)，所以，D觸發(fā)器不時(shí)序電路

×

）11．在同步時(shí)序電路的設(shè)計(jì)中，若最簡狀態(tài)表中的狀態(tài)數(shù)為2N，而又是用N級觸發(fā)器來實(shí)現(xiàn)其電路，則不需檢查電路的自啟動性

√

）12把一個(gè)5制計(jì)數(shù)器與一個(gè)進(jìn)制計(jì)數(shù)器串聯(lián)可得到進(jìn)制計(jì)數(shù)器

×

）13步二進(jìn)制計(jì)數(shù)器的電路比異步二進(jìn)制計(jì)數(shù)器復(fù)雜所以實(shí)際應(yīng)用中較少使用同步二進(jìn)制計(jì)數(shù)器

×

）14利用反饋歸零法獲得N進(jìn)制計(jì)數(shù)器時(shí)，若為異步置零方式，則狀態(tài)只是短暫的過渡狀態(tài)，不能穩(wěn)定而是立刻變?yōu)?狀態(tài)三填題

√

）1．寄存器按照功能不同可分為兩類：

移位

寄存器和

數(shù)碼

寄存器。2字電路按照是否有記憶功能通?？煞譃閮深悾盒蜻壿嬰娐贰?．由四位移位寄存器構(gòu)成的順序脈沖發(fā)生器可產(chǎn)生

組合邏輯電路４個(gè)順序脈沖。

、

時(shí)4序邏輯電路按照其觸發(fā)器是否有統(tǒng)一的時(shí)鐘控制分為

同步

時(shí)序電路和

異步

時(shí)序電路。第五章導(dǎo)體存儲器一選題1．一個(gè)容為1K×8的存儲器有

ＢＤ

個(gè)存儲單元。88K8000D.81922．要構(gòu)成量為4K×的RAM，需要

Ｄ

片容量為256×4的RAM。2B.4C.8D.32

3．尋址容為16K×8的需要

Ｃ

根地址線。4B.8C.14D.16E.16K4．若RAM的地址碼有8位，行、列地址譯碼器的輸入端都4，則它們的輸出線（即字線+位線）共有

Ｃ

條。8B.16C.32D.2565．某存儲具有8地址線和8雙向數(shù)據(jù)線，則該存儲器的容量為×B.8K×8C.256×8D.256×

Ｃ

。6.采用對稱雙地址結(jié)構(gòu)尋址的1024×1的存儲矩陣有

C

。10行列

B.5行5

C.32行列

D.行列7．隨機(jī)存存儲器具有

Ａ

功能。讀/寫

B.無讀寫

C.只讀

D.只寫8欲將容量為128×1RAM展為1024×8則需要控制各片選端的輔助譯碼器的輸出端數(shù)為

Ｄ

。12C.3D.89欲將容量為256×1RAM展為1024×8則需要控制各片選端的輔助譯碼器的輸入端數(shù)為Ｂ

。A.4B.2D.810只讀存儲器ROM在運(yùn)行時(shí)具有讀/無寫B(tài).無讀寫

Ａ

功能。C.讀/寫

D.無讀/無寫11．只讀存儲器ROM中的內(nèi)容，當(dāng)電源斷掉后又接通，存儲器中的內(nèi)容

Ｄ

。全部改變

B.全部為0C.不可預(yù)料

D.保持不變12隨機(jī)存取存儲器RAM中的內(nèi)容，當(dāng)電源斷掉后又接通，存儲器中的內(nèi)容Ｃ

。全部改變

B.全部為1C.不確定

D.保持不變13一個(gè)容量為512×1靜態(tài)RAM具有

Ａ

。地址線9，數(shù)據(jù)線1根C.地址線512根，數(shù)據(jù)線9根

地址線1根，數(shù)據(jù)線根D.地址線9根，數(shù)據(jù)線14用若干RAM現(xiàn)位擴(kuò)展時(shí)，其方法是將

ＡＣＤ

相應(yīng)地并聯(lián)在一起。地址線

B.數(shù)據(jù)線

C.片選信號線

D.讀寫線15PROM的與陣列（地址譯碼器）是

B

。全譯碼可編程陣列C.非全譯碼可編程陣列

B.全譯碼不可編程陣列D.非全譯碼不可編程陣列二判題正打，誤打）1.實(shí)際中，常以字?jǐn)?shù)和位數(shù)的乘積表示存儲容量√）2.由若干位存儲單元組成，每個(gè)存儲單元可存放一位二進(jìn)制信息√）

fffufffu3.動態(tài)隨機(jī)存取存儲器需要不斷地刷新，以防止電容上存儲的信息丟失

√

）4.用片容量為16K8RAM成容量為32K×8的RAM位擴(kuò)展×5.所有的半導(dǎo)體存儲器在運(yùn)行時(shí)都具有讀和寫的功能

×

）6.ROMRAM存入的信息在電源斷掉后都不會丟失×）7.中的信息，當(dāng)電源斷掉后又接通，則原存的信息不會改變

×

）8.存儲器字?jǐn)?shù)的擴(kuò)展可以利用外加譯碼器控制數(shù)個(gè)芯片的片選輸入端來實(shí)現(xiàn)。（

√

）9.PROM或陣列（存儲矩陣）是可編程陣列

√

）10.ROM的每個(gè)項(xiàng)（地址譯碼器的輸出）都一定是最小項(xiàng)習(xí)題第七章AD-DA一選題

√

）1．一個(gè)無符號8位數(shù)字量輸入的DAC，其分辨率為

Ｄ

位。A.1B.C.4D.82一個(gè)無符號1數(shù)字輸入的DAC，其輸出電平的級數(shù)為A.4B.1C.1024D.210

ＣＤ

。3一個(gè)無符號4權(quán)電阻DAC，最低位處的電阻為40KΩ，則最高位處電阻為Ｂ。A.4KΩB.5KΩC.10KΩD.20KΩ44倒T電阻網(wǎng)絡(luò)DAC的電阻網(wǎng)絡(luò)的阻取值有A.1B.C.4D.8

Ｂ

種。5為使樣輸出信號不失真地代表輸模擬信號，采樣頻率

f

和

輸入模擬信號的最高頻率

f

Im

的

關(guān)系是

Ｃ

。A.

f

≥Im

B.≤Imax

C.

f

≥2

f

Im

D.

f

≤2

f

Im6將一時(shí)間上連續(xù)變化的模擬量轉(zhuǎn)為時(shí)間上斷續(xù)（離）的模擬量的過程稱為

Ａ

。A.采樣量化保持D.編碼7用二進(jìn)制碼表示指定離散電平的過程稱為

Ｄ

。A.采樣量化保持D.編碼8將幅上、時(shí)間上離散的階梯電平一歸并最鄰近指定電的程稱為

Ｂ

。A.采樣量化保持D.編碼9．若某A取量化單位△=

V

REF

，并

規(guī)定對于輸入電壓I，在0≤I＜

RERE18

V時(shí)，為輸入的模擬電壓為0V輸出的進(jìn)制數(shù)為000，則

REF

≤

I

＜

68

V

REF

時(shí)，輸出的二進(jìn)制數(shù)為

Ｂ

。A.1B.101C.110D.11110．以下四種轉(zhuǎn)換器，

Ａ

是A/D轉(zhuǎn)換器且轉(zhuǎn)換速度最高。A.并聯(lián)比較型B.逐次逼近型C.雙積分型D.施密特觸發(fā)器二判題正打，誤打）1．權(quán)電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器的電路簡單且便于集成工藝制造，因此被廣泛使用

×

）2．D/A轉(zhuǎn)換器的最大輸出電壓的絕對值可達(dá)到基準(zhǔn)電壓）3．D/A轉(zhuǎn)換器的位數(shù)越多，能夠分辨的最小輸出電壓變化量就越小√4．D/A轉(zhuǎn)換器的位數(shù)越多，轉(zhuǎn)換精度越高√）5．A/D轉(zhuǎn)換器的二進(jìn)制數(shù)的位數(shù)越多，量化單位△越?。?．A/D轉(zhuǎn)換過程中，必然會出現(xiàn)量化誤差√）7．A/D轉(zhuǎn)換器的二進(jìn)制數(shù)的位數(shù)越多，量化級分得越多，量化誤差就可以減小到0。（×）8．一個(gè)N位逐次逼近型A/D轉(zhuǎn)換器完成一次轉(zhuǎn)換要進(jìn)N次比較N+2個(gè)時(shí)鐘脈沖。（√）9．雙積分型A/D轉(zhuǎn)換器的轉(zhuǎn)換精度高擾能力強(qiáng)此常用于數(shù)字式儀表中√10．采樣定理的規(guī)定為了能不失真地恢復(fù)原模擬信號又不使電路過于復(fù)雜√）11．12．13．

時(shí)序邏輯電路一、選擇題1．同步計(jì)數(shù)器和異步計(jì)數(shù)器比較，同步計(jì)數(shù)器顯著優(yōu)點(diǎn)是。A.工作速度高B.觸發(fā)器用率高C.電路D.不受時(shí)鐘CP控制。3．下列邏輯電路中為時(shí)序邏輯電路的是。A.變量譯碼器B.加法器C.數(shù)存器D.數(shù)據(jù)選擇器4.N個(gè)觸發(fā)器可以構(gòu)成最計(jì)數(shù)（進(jìn)制數(shù)為A.NB.NC.

的計(jì)數(shù)器。D.2N5.N個(gè)觸發(fā)器可以構(gòu)成能存

位二進(jìn)制數(shù)碼的寄存器。A.N-1B.NC.D.N6．7．同步時(shí)序電路和異步時(shí)電比，差異于后者。A.沒有觸發(fā)器B.有一鐘脈控制C.沒有穩(wěn)定狀態(tài)D.輸出與狀態(tài)關(guān)8．一位8421BCD碼計(jì)數(shù)器少需

個(gè)觸發(fā)器。A.3B.4C.5D.109.欲設(shè)計(jì)0，1，2，3，4，5，，7這數(shù)的數(shù)器，如果設(shè)計(jì)合理，采用同步二進(jìn)制計(jì)數(shù)器，最少應(yīng)使用

個(gè)觸發(fā)器。A.2B.3C.4D.8．8位移位寄存器，串輸時(shí)經(jīng)

個(gè)脈沖后，8位數(shù)碼全部移寄器A.1B.2C.4D.8二、判斷題（正確打√，錯(cuò)誤的打×）1．同步時(shí)序電路由組合電路和儲器兩部分組成√）