第九章半導(dǎo)體存儲(chǔ)器和可編程邏輯器件

第九章半導(dǎo)體存儲(chǔ)器和可編程邏輯器件9.1半導(dǎo)體存儲(chǔ)器9.2可編程邏輯器件PLD9.1半導(dǎo)體存儲(chǔ)器9.1.1只讀存儲(chǔ)器ROM圖9—1N字M位ROM結(jié)構(gòu)圖9–2二極管ROM結(jié)構(gòu)圖表9–1圖9-2ROM的數(shù)據(jù)表9.1.2ROM在組合邏輯設(shè)計(jì)中的應(yīng)用例如，在表9-1中，將輸入地址A1A0視為輸入變量，而將D3、D2、D1、D0視為一組輸出邏輯變量，則D3、D2、D1、D0就是A1、A0的一組邏輯函數(shù)。圖9-3ROM的與或陣列圖(a)框圖；(b)符號(hào)矩陣用ROM實(shí)現(xiàn)邏輯函數(shù)一般按以下步驟進(jìn)行：

(1)根據(jù)邏輯函數(shù)的輸入、輸出變量數(shù)，確定ROM容量，選擇合適的ROM。

(2)寫出邏輯函數(shù)的最小項(xiàng)表達(dá)式，畫出ROM陣列圖。

(3)根據(jù)陣列圖對(duì)ROM進(jìn)行編程。例1

用ROM實(shí)現(xiàn)四位二進(jìn)制碼到格雷碼的轉(zhuǎn)換。

解

(1)輸入是四位二進(jìn)制碼B3~B0，輸出是四位格雷碼，故選用容量為24×4的ROM。

(2)列出四位二進(jìn)制碼轉(zhuǎn)換為格雷碼的真值表，如表9-2所示。由表可寫出下列最小項(xiàng)表達(dá)式：表9–2四位二進(jìn)制碼轉(zhuǎn)換為格雷碼的真值表圖9–4四位二進(jìn)制碼轉(zhuǎn)換為四位格雷碼陣列圖9.1.3ROM的編程及分類1.掩膜ROM掩膜ROM中存放的信息是由生產(chǎn)廠家采用掩膜工藝專門為用戶制作的，這種ROM出廠時(shí)其內(nèi)部存儲(chǔ)的信息就已經(jīng)“固化”在里邊了，所以也稱固定ROM。它在使用時(shí)只能讀出，不能寫入，因此通常只用來(lái)存放固定數(shù)據(jù)、固定程序和函數(shù)表等。2.可編程ROM(PROM)圖9–5熔絲型PROM的存儲(chǔ)單元圖9–6PN結(jié)擊穿法PROM的存儲(chǔ)單元3.可擦除的可編程ROM(EPROM)圖9–7SIMOS管的結(jié)構(gòu)和符號(hào)(1)EPROM的存儲(chǔ)單元采用浮柵雪崩注入MOS管(2)E2PROM的存儲(chǔ)單元圖9–8E2PROM的存儲(chǔ)單元圖9–9Flotox管的結(jié)構(gòu)和符號(hào)(3)快閃存儲(chǔ)器(FlashMemory)圖9–10快閃存儲(chǔ)器(a)疊柵MOS管；(b)存儲(chǔ)單元9.1.4隨機(jī)存取存儲(chǔ)器(RAM)1.靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)

(1)基本結(jié)構(gòu)。SRAM主要由存儲(chǔ)矩陣、地址譯碼器和讀/寫控制電路三部分組成，其框圖如圖9-11所示。圖9–11SRAM的基本結(jié)構(gòu)(2)SRAM的靜態(tài)存儲(chǔ)單元。圖9-12SRAM存儲(chǔ)單元(a)六管NMOS存儲(chǔ)單元；(b)六管CMOS存儲(chǔ)單元2.動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM)圖9–13動(dòng)態(tài)MOS存儲(chǔ)單元(a)四管動(dòng)態(tài)MOS存儲(chǔ)單元；(b)單管動(dòng)態(tài)MOS存儲(chǔ)單元9.1.5存儲(chǔ)器容量的擴(kuò)展1.位數(shù)的擴(kuò)展圖9–14RAM的位擴(kuò)展連接法2.字?jǐn)?shù)的擴(kuò)展圖9–15RAM的字?jǐn)U展9.2可編程邏輯器件PLD1.PLD器件的發(fā)展概況2.可編程邏輯器件的特點(diǎn)減少系統(tǒng)的硬件規(guī)模。(2)增強(qiáng)邏輯設(shè)計(jì)的靈活性。(3)縮短系統(tǒng)設(shè)計(jì)周期。(4)簡(jiǎn)化系統(tǒng)設(shè)計(jì)，提高系統(tǒng)速度。(5)降低系統(tǒng)成本。9.2.1PLD的電路簡(jiǎn)介1.基本門電路的PLD表示法圖9–16PLD輸入緩沖器圖9–17與門表示法圖9–18PLD連接法圖9–19與門的省缺情況2.PROM電路的PLD表示法圖9–20PROM電路的PLD表示法3.FPLA電路的PLD表示圖9–21FPLA電路的PLD表示法例2

試用FPLA實(shí)現(xiàn)例1要求的四位二進(jìn)制碼轉(zhuǎn)換為格雷碼的轉(zhuǎn)換電路。解用卡諾圖對(duì)表9-2進(jìn)行化簡(jiǎn)，如圖9-22所示，則得式中共有7個(gè)乘積項(xiàng)，它們是用這些乘積項(xiàng)表示式，可得圖9–22例2化簡(jiǎn)的卡諾圖圖9–23例2的FPLA的陣列圖4.PAL電路圖9–24PAL的基本結(jié)構(gòu)圖9–25PAL的四種輸出結(jié)構(gòu)(a)專用輸出結(jié)構(gòu)；(b)可編程I/O結(jié)構(gòu)；(c)寄存器輸出結(jié)構(gòu)；(d)異或型輸出結(jié)構(gòu)5.GAL電路

(1)GAL的基本結(jié)構(gòu)。①8個(gè)輸入緩沖器和8個(gè)輸出反饋/輸入緩沖器。②8個(gè)輸出邏輯宏單元OLMC和8個(gè)三態(tài)緩沖器，每個(gè)OLMC對(duì)應(yīng)1個(gè)I/O引腳。③由8×8個(gè)與門構(gòu)成的與陣列，共形成64個(gè)乘積項(xiàng)，每個(gè)與門有32個(gè)輸入項(xiàng)，由8個(gè)輸入的原變量、反變量(16)和8個(gè)反饋信號(hào)的原變量、反變量(16)組成，故可編程與陣列共有32×8×8=2048個(gè)可編程單元。④系統(tǒng)時(shí)鐘CK和三態(tài)輸出選通信號(hào)OE的輸入緩沖器。圖9–26GAL16V8邏輯圖

(a)邏輯圖；(b)引腳圖圖9–27OLMC的內(nèi)部結(jié)構(gòu)(2)②結(jié)構(gòu)控制字。圖9–28GAL的結(jié)構(gòu)控制字表9–3OLMC工作模式的配置選擇(a)圖9–29OLMC5種工作模式的等效電路(a)專用輸入模式；圖9–29OLMC5種工作模式的等效電路

(b)專用輸出模式；圖9–29OLMC5種工作模式的等效電路

(c)反饋給輸出模式；圖9–29OLMC5種工作模式的等效電路(d)時(shí)序電路中的組合模式；圖9–29OLMC5種工作模式的等效電路(e)寄存器輸出模式(3)行地址映射。圖9–30GAL16V8地址映射圖6.高密度可編程邏輯器件通常將集成密度大于1000個(gè)等效門/片的PLD稱為高密度可編程邏輯器件(HDPLD),它包括可擦除可編程邏輯器件EPLD、復(fù)雜可編程邏輯器件CPLD和現(xiàn)場(chǎng)可編程門陣列FPGA三種類型。9.2.2PLD的開(kāi)發(fā)1.可編程邏輯器件的設(shè)計(jì)過(guò)程圖9–31PLD設(shè)計(jì)流程2.在系統(tǒng)可編程技術(shù)和邊界掃描技術(shù)(1)在系統(tǒng)可編程技