《半導(dǎo)體集成電路》期末考試試題

第一部分考試試題

第0章緒論

1.什么叫半導(dǎo)體集成電路?

2.按照半導(dǎo)體集成電路的集成度來分,分為哪些類型,請同時(shí)寫出它

們對應(yīng)的英文縮寫?

3.按照器件類型分,半導(dǎo)體集成電路分為哪幾類?

4.按電路功能或信號類型分,半導(dǎo)體集成電路分為哪幾類?

5.什么是特征尺寸?它對集成電路工藝有何影響?

6.名詞解釋:集成度、wafersize、diesize、摩爾定律?

第1章集成電路的基本制造工藝

1.四層三結(jié)的結(jié)構(gòu)的雙極型晶體管中隱埋層的作用？

2.在制作晶體管的時(shí)候，襯底材料電阻率的選取對器件有何影響？。

3.簡單敘述一下pn結(jié)隔離的NPN晶體管的光刻步驟？

4.簡述硅柵p阱CMOS的光刻步驟?

5.以p阱CMOS工藝為基礎(chǔ)的BiCMOS的有哪些不足?

6.以N阱CMOS工藝為基礎(chǔ)的BiCMOS的有哪些優(yōu)缺點(diǎn)?并請?zhí)岢龈倪M(jìn)

方法。7.請畫出NPN晶體管的版圖，并且標(biāo)注各層摻雜區(qū)域類型。

8.請畫出CMOS反相器的版圖，并標(biāo)注各層摻雜類型和輸入輸出端子。

第2章集成電路中的晶體管及其寄生效應(yīng)

1.簡述集成雙極晶體管的有源寄生效應(yīng)在其各工作區(qū)能否忽略？。

2.什么是集成雙極晶體管的無源寄生效應(yīng)？

3.什么是MOS晶體管的有源寄生效應(yīng)？

4.什么是MOS晶體管的閂鎖效應(yīng)，其對晶體管有什么影響？

5.消除“Latch-up”效應(yīng)的方法？

6.如何解決MOS器件的場區(qū)寄生MOSFET效應(yīng)？

7.如何解決MOS器件中的寄生雙極晶體管效應(yīng)？

第3章集成電路中的無源元件

1.雙極性集成電路中最常用的電阻器和MOS集成電路中常用的電阻

都有哪些？2.集成電路中常用的電容有哪些。

3.為什么基區(qū)薄層電阻需要修正。

4.為什么新的工藝中要用銅布線取代鋁布線。

5.運(yùn)用基區(qū)擴(kuò)散電阻，設(shè)計(jì)一個(gè)方塊電阻200歐，阻值為1K的電阻，

已知耗散功率為20W/cm2,該電阻上的壓降為5V,設(shè)計(jì)此電阻。

第4章TTL電路1.名詞解釋

電壓傳輸特性開門/關(guān)門電平邏輯擺幅過渡區(qū)寬度輸入短路

電流輸入漏電流

靜態(tài)功耗瞬態(tài)延遲時(shí)間瞬態(tài)存儲時(shí)間瞬態(tài)上升時(shí)間瞬

態(tài)下降時(shí)間瞬時(shí)導(dǎo)通時(shí)間

2.分析四管標(biāo)準(zhǔn)TTL與非門（穩(wěn)態(tài)時(shí)）各管的工作狀態(tài)？

3.在四管標(biāo)準(zhǔn)與非門中，那個(gè)管子會對瞬態(tài)特性影響最大，并分析

原因以及帶來那些困難。

4.兩管與非門有哪些缺點(diǎn)，四管及五管與非門的結(jié)構(gòu)相對于兩管與

非門在那些地方做了改善，并分析改善部分是如何工作的。四管和五

管與非門對靜態(tài)和動(dòng)態(tài)有那些方面的改進(jìn)。

5.相對于五管與非門六管與非門的結(jié)構(gòu)在那些部分作了改善，分析

改進(jìn)部分是如何工作的。

6.畫出四管和六管單元與非門傳輸特性曲線。并說明為什么有源泄

放回路改善了傳輸特性的矩形性。

7.四管與非門中，如果高電平過低，低電平過高，分析其原因，如

與改善方法，請說出你的想法。8.為什么TTL與非門不能直接并聯(lián)？

9.0C門在結(jié)構(gòu)上作了什么改進(jìn)，它為什么不會出現(xiàn)TTL與非門并聯(lián)

的問題。第5章MOS反相器

1.請給出NMOS晶體管的閾值電壓公式,并解釋各項(xiàng)的物理含義及其

對閾值大小的影響（即各項(xiàng)在不同情況下是提高閾值還是降低閾

值）。2.什么是器件的亞閾值特性，對器件有什么影響？

3.MOS晶體管的短溝道效應(yīng)是指什么,其對晶體管有什么影響?

4.請以PMOS晶體管為例解釋什么是襯偏效應(yīng)，并解釋其對PMOS晶

體管閾值電壓和漏源電流的影響。

5.什么是溝道長度調(diào)制效應(yīng)，對器件有什么影響？

6.為什么MOS晶體管會存在飽和區(qū)和非飽和區(qū)之分（不考慮溝道調(diào)

制效應(yīng)）？

7.請畫出晶體管的1「丫l特性曲線,指出飽和區(qū)和非飽和區(qū)的工作條

件及各自的電流方程（忽略溝道長度調(diào)制效應(yīng)和短溝道效應(yīng)）。

8.給出E/R反相器的電路結(jié)構(gòu)，分析其工作原理及傳輸特性，并計(jì)算

VTC曲線上的臨界電壓值。

9.考慮下面的反相器設(shè)計(jì)問題:給定VDD=5V,KN'=30UA/V，VTO=1V

設(shè)計(jì)一個(gè)V『0.2V的電阻負(fù)載反相器電路,并確定滿足條件時(shí)

的晶體管的寬長比（W/L）和負(fù)載電阻RL的阻值。

考慮一個(gè)電阻負(fù)載反相器電路:U

10.VDD=5V,KN'=20A/V,Vn=0.8V,

RL=200KQ,W/L=2O計(jì)算VTC曲線上的臨界電壓值（VOL、%、VIL>VIH）

及電路的噪聲容限,并評價(jià)該直流反相器的設(shè)計(jì)質(zhì)量。

11.設(shè)計(jì)一個(gè)V0L=0.6V的電阻負(fù)載反相器,增強(qiáng)型驅(qū)動(dòng)晶體管Vn=lV,

35V1）求VIL和VIH2）求噪聲容限V甌和Vm

12.采用MOSFET作為nMOS反相器的負(fù)載器件有哪些優(yōu)點(diǎn)?

13.增強(qiáng)型負(fù)載nMOS反相器有哪兩種電路結(jié)構(gòu)?簡述其優(yōu)缺點(diǎn)。

14.以飽和增強(qiáng)型負(fù)載反相器為例分析E/E反相器的工作原理及傳輸

特性。15試比較將nMOSE/E反相器的負(fù)載管改為耗盡型nMOSFET

后,傳輸特性有哪些改善?16.耗盡型負(fù)載nMOS反相器相比于增強(qiáng)型

負(fù)載nMOS反相器有哪些好處?

17有一nMOSE/D反相器,若％=2V,VTD=-2V,%&=25,VDD=2V,

求此反相器的高、低輸出邏輯電平是多少?

18.什么是CMOS電路?簡述CMOS反相器的工作原理及特點(diǎn)。

19.根據(jù)CMOS反相器的傳輸特性曲線計(jì)算九和V"。

20.求解CMOS反相器的邏輯閾值,并說明它與哪些因素有關(guān)?

21.為什么的PMOS尺寸通常比NMOS的尺寸大?

22.考慮一個(gè)具有如下參數(shù)的CMOS反相器電路:

UU

Vm=3.3V30.6VVTP=-0.7VKN=200A/VKP=80A/^

計(jì)算電路的噪聲容限。

23.采用0.35um工藝的CMOS反相器,相關(guān)參數(shù)如下:33.3,

NMOS：Vr^O.eVp&x=60uA/V@/L）方8

PMOS：VTP=~O.7VUPC0X=25UA/V（W/L）^12

求電路的噪聲容限及邏輯閾值。

24.設(shè)計(jì)一個(gè)CMOS反相器,

NMOS：Vr^O.6Vn^ox=6OuA/V

PMOS：VTP=-0.7VUk25UA/V

電源電壓為3.3V,LkLkO.8um

1）求V^l.4V時(shí)的可/監(jiān)。

2）此CMOS反相器制作工藝允許%N、VTP的值在標(biāo)稱值有正負(fù)15%的

變化,假定其他參數(shù)仍為標(biāo)稱值,求VM的上下限。

25.舉例說明什么是有比反相器和無比反相器。

26.以CMOS反相器為例,說明什么是靜態(tài)功耗和動(dòng)態(tài)功耗。

27.在圖中標(biāo)注出上升時(shí)間tc下降時(shí)間tf、導(dǎo)通延遲時(shí)間、截止延

遲時(shí)間,給出延遲時(shí)間加的定義。若希望tf,求WJRP。

第6章CMOS靜態(tài)邏輯門

1.畫出F=A十B的CMOS組合邏輯門電路。

2.用CMOS組合邏輯實(shí)現(xiàn)全加器電路。

3.計(jì)算圖示或非門的驅(qū)動(dòng)能力。為保證最壞工作條件下,各邏輯門

的驅(qū)動(dòng)能力與標(biāo)準(zhǔn)反相器的特性相同,N管與P管的尺寸應(yīng)如何選

取?

4.畫出F=^^的CMOS組合邏輯門電路,并計(jì)算該復(fù)合邏輯門的驅(qū)

動(dòng)能力。5.簡述CMOS靜態(tài)邏輯門功耗的構(gòu)成。

6.降低電路的功耗有哪些方法?

7.比較當(dāng)FO=1時(shí),下列兩種8輸入的AND門，那種組合邏輯速度更

快?

第7章傳輸門邏輯一、填空

1.寫出傳輸門電路主要的三種類型和他們的缺點(diǎn):

(1)___________,缺點(diǎn)：___________

(2)__________,缺點(diǎn)：_____

(3)__________,缺點(diǎn)：______________________O

2.傳輸門邏輯電路的振幅會由于減小，信號的也

較復(fù)雜，在多段接續(xù)時(shí)，一般要插入。

3.一般的說，傳輸門邏輯電路適合邏輯的電路。比如常用

的和。二、解答題

1.分析下面?zhèn)鬏旈T電路的邏輯功能,并說明方塊標(biāo)明的MOS管的作

2.根據(jù)下面的電路回答問題:

1—1B

分析電路,說明電路的B區(qū)域完成的是什么功能,設(shè)計(jì)該部分電路

是為了解決NMOS傳輸門電路的什么問題?

3.假定反向器在理想的VDD/2時(shí)轉(zhuǎn)換，忽略溝道長度調(diào)制和寄生效

應(yīng),根據(jù)下面的傳輸門電路原理圖回答問題。

傳輸晶體管網(wǎng)絡(luò)

廠__———rr

M

工\H2

IA---」」XnOE

'21_M1

~|

[—IMn2i—

L____

(1)電路的功能是什么?

(2)說明電路的靜態(tài)功耗是否為零,并解釋原因。

4.分析比較下面2種電路結(jié)構(gòu)說,明圖1的工作原理,介紹它和圖

2所示電路的相同點(diǎn)和不同點(diǎn)。

S

12

圖1圖2

5.根據(jù)下面的電路回答問題。

BC

AOUT

已知電路B點(diǎn)的輸入電壓為2.5V,C點(diǎn)的輸入電壓為0V0當(dāng)A點(diǎn)的

輸入電壓如圖a時(shí),畫出X點(diǎn)和OUT點(diǎn)的波形,并以此說明NMOS和

PMOS傳輸門的特點(diǎn)。

A點(diǎn)的輸入波形

6.寫出邏輯表達(dá)式C=A@B的真值表,并根據(jù)真值表畫出基于傳輸門

的電路原理圖。

7.相同的電路結(jié)構(gòu),輸入信號不同時(shí),構(gòu)成不同的邏輯功能。以下

電路在不同的輸入下可以完成不同的邏輯功能,寫出它們的真值表,

判斷實(shí)現(xiàn)的邏輯功能。

第8章動(dòng)態(tài)邏輯電路一、填空

1.對于一般的動(dòng)態(tài)邏輯電路，邏輯部分由輸出低電平的網(wǎng)

組成，輸出信號與電源之間插入了柵控制極為時(shí)鐘信號的,

邏輯網(wǎng)與地之間插入了柵控制極為時(shí)鐘信號的O

2.對于一個(gè)級聯(lián)的多米諾邏輯電路，在評估階段：對PDN網(wǎng)只允許有

跳變，對PUN網(wǎng)只允許有跳變，PDN與PDN相連或PUN與

PUN相連時(shí)中間應(yīng)接入。二、解答題

1.分析電路，已知靜態(tài)反向器的預(yù)充電時(shí)間，賦值時(shí)間和傳輸延遲

都為T/2o

說明當(dāng)輸入產(chǎn)生一個(gè)0->1轉(zhuǎn)換時(shí)會發(fā)生什么問題？當(dāng)1->0轉(zhuǎn)換

時(shí)會如何？如果這樣，描述會發(fā)生什么并在電路的某處插入一個(gè)反向

器修正這個(gè)問題。

2.從邏輯功能，電路規(guī)模，速度3方面分析下面2電路的相同點(diǎn)和不同

點(diǎn)。從而說明CMOS動(dòng)態(tài)組合邏輯電路的特點(diǎn)。

T

圖A圖B

3.分析下面的電路，指出它完成的邏輯功能，說明它和一般動(dòng)態(tài)組合

邏輯電路的不同,說明其特點(diǎn)。

4.分析下面的電路，指出它完成的邏輯功能，說明它和一般動(dòng)態(tài)組

合邏輯電路的不同，分析它的工作原理。

5.簡述動(dòng)態(tài)組合邏輯電路中存在的常見的三種問題，以及他們產(chǎn)生的

原因和解決的方法。

6.分析下列電路的工作原理，畫出輸出端OUT的波形。

0

A

B

C

7.結(jié)合下面電路，說明動(dòng)態(tài)組合邏輯電路的工作原理。

第9章觸發(fā)器

1.用圖說明如何給SR鎖存器加時(shí)鐘控制。

2.用圖說明如何把SR鎖存器連接成D鎖存器,并且給出所畫D鎖

存器的真值表

3.畫出用與非門表示的SR觸發(fā)器的MOS管級電路圖

4.畫出用或非門表示的SR觸發(fā)器的MOS管級電路圖

5.仔細(xì)觀察下面RS觸發(fā)器的版圖,判斷它是或非門實(shí)現(xiàn)還是與非門

實(shí)現(xiàn)

6.仔細(xì)觀察下面RS觸發(fā)器的版圖,判斷它是或非門實(shí)現(xiàn)還是與非門

7.下圖給出的是一個(gè)最簡單的動(dòng)態(tài)鎖存器,判斷它是否有閾值損失

現(xiàn)象,若有,說明閾值損失的種類,給出兩種解決方案并且闡述

兩種方案的優(yōu)缺點(diǎn)，若沒有，寫出真值表。

CLK

X

5工工J

8.下圖給出的是一個(gè)最簡單的動(dòng)態(tài)鎖存器,判斷它是否有閾值損失

現(xiàn)象,若有,說明閾值損失的種類,給出兩種解決方案并且闡述

兩種方案的優(yōu)缺點(diǎn)，若沒有，寫出真值表。

CLK

D=Q

5工工。2

CLK

9.下圖給出的是一個(gè)最簡單的動(dòng)

態(tài)鎖存器,判斷它是否有閾值損失現(xiàn)象,若有,說明閾值損失的

種類,給出兩種解決方案并且闡述兩種方案的優(yōu)缺點(diǎn),若沒有,

寫出真值表。

9.解釋下面的電路的工作過程畫出真值表。（提示注意圖中的兩個(gè)

反相器尺寸是不同的）

10.解釋下面的電路的工作過程畫出真值表。

ZpCLK

T

n.解釋靜態(tài)存儲和動(dòng)態(tài)存儲的區(qū)別和優(yōu)缺點(diǎn)比較。

12.闡述靜態(tài)存儲和動(dòng)態(tài)存儲的不同的的存儲方法。

13.觀察下面的圖,說明這個(gè)存儲單元的存儲方式,存儲的機(jī)理。

^CLK

T

14.觀察下面的圖,說明這個(gè)存儲單元的存儲方式,存儲的機(jī)理。

CLK

TI

CLK

15.說明鎖存器和觸發(fā)器的區(qū)別并畫圖說明

16.說明電平靈敏和邊沿觸發(fā)的區(qū)別,并畫圖說明

17.建立時(shí)間18維持時(shí)間19延遲時(shí)間

18.連接下面兩個(gè)鎖存器使它們構(gòu)成主從觸發(fā)器,并畫出所連的

主從觸發(fā)器的輸入輸出波形圖

CLKCLK

19.簡述下時(shí)鐘重疊的起因所在

20.下圖所示的是兩相時(shí)鐘發(fā)生器,根據(jù)時(shí)鐘信號把下面四點(diǎn)的的

波形圖畫出

A

clk1

21.反相器的閾值一般可以通過什么進(jìn)行調(diào)節(jié)

22.施密特觸發(fā)器的特點(diǎn)

23.說明下面電路的工作原理,解釋它怎么實(shí)現(xiàn)的施密特觸發(fā)。

VOUt

24.畫出下面施密特觸發(fā)器的示意版圖。

VOUt

25.同寬長比的PM0S和NM0S誰的閾值要大一些

第10章邏輯功能部件

1、根據(jù)多路開關(guān)真值表畫出其組合邏輯結(jié)構(gòu)的CMOS電路圖。

2根據(jù)多路開關(guān)真值表畫出其傳輸門結(jié)構(gòu)的CMOS電路圖。

10Di

01D2

00

D3

3、計(jì)算下列多路開關(guān)中P管和N管尺寸的比例關(guān)系。

.■VDD

4t5s

4、根據(jù)下列電路圖寫出SUM和C。的邏輯關(guān)系式，并根據(jù)輸入波形畫

出其SUM和C。的輸出波形。

T

B

Ci

5、計(jì)算下列逐位進(jìn)位加法器的延遲，并指出如何減小加法器的延遲。

6、畫出傳輸門結(jié)構(gòu)全加器的電路圖，已知下圖中的P=A十B。

A7、試分析下列桶型移位器各種sh輸入下的輸出情

況。

8、試分析下列對數(shù)移位器各種sh輸入下的輸出情況。

第11章存儲器一、填空

1.可以把一個(gè)4Mb的SRAM設(shè)計(jì)成［Hirose90］由32塊組成的結(jié)構(gòu)，

每一塊含有128Kb,由1024行和列的陣列構(gòu)成。行地址（X）、

列地址（Y）、和塊地址（Z）分別為、、位

寬。2.對一個(gè)512X512的NORMOS,假設(shè)平均有50%的輸出是低電

平，有一已設(shè)計(jì)電路的靜態(tài)電流大約等于0.21mA（輸出電壓為1.5V

時(shí)），則總靜態(tài)功耗為，就從計(jì)算得到的功耗看，這個(gè)

電路設(shè)計(jì)的（“好”或“差”）。3.一般的，存儲器

由、和三部分組

成。

4.半導(dǎo)體存儲器按功能可分為：和；非揮發(fā)

存儲器有、和;二、解答題

1.確定圖1中ROM中存放地址0,1,2和3處和數(shù)據(jù)值。并以字線

WL[O]為例，說明原理。

BL[O]BL[1]BL[2]SL[3]

圖1一個(gè)4X4的ORROM

2.畫一個(gè)2X2的MOSOR型ROM單元陣列，要求地址0,1中存儲

的數(shù)據(jù)值分別為01和00o并簡述工作原理。

3.確定圖2中ROM中存放地址0,1,2和3處的數(shù)據(jù)值。并簡述工

作原理。

4.畫一個(gè)2X2的MOSNOR型ROM單元陣列，要求地址0,1中存儲

的數(shù)據(jù)值分別為01和01。并簡述工作原理。

5.如圖3為一個(gè)4X4的NORROM,假設(shè)此電路采用標(biāo)準(zhǔn)的0.25HmCMOS

工藝實(shí)現(xiàn)，確定PMOS上拉器件尺寸使最壞的情況下Vo,值不會高于

1.5V（電源電壓為2.5V）o這相當(dāng)于字線擺為IV。NMOS尺寸取

(W/L)=4/2o圖3一個(gè)4X4的NORROM

6.確定圖4中ROM中存放地址0,1,2和3處和數(shù)據(jù)值。并簡述工

作原理。

圖4一個(gè)4義4的NANDROM

7.畫一個(gè)2X2的MOSNAND型ROM單元陣列，要求地址0,1中存

儲的數(shù)據(jù)值分別為10和10o并簡述工作原理。

8.8.預(yù)充電雖然在NORROM中工作得很好，但它應(yīng)用到NANDROM

時(shí)卻會出現(xiàn)某些嚴(yán)重的問題。請解釋這是為什么？

9.sram,flashmemory,及dram的區(qū)別？

10.給出單管DRAM的原理圖。并按圖中已給出的波形畫出X波形和

BL波形，并大致標(biāo)出電壓值。

Write1Read1

VgR

11.試問單管DRAM單元的讀出是不是破壞性的？怎樣補(bǔ)充這一不

足？(選作)有什么辦法提高refreshtime?

12.給出三管DRAM的原理圖。并按圖中已給出的波形畫出X和BL1

波形，并大致標(biāo)出電壓值。(選作)試問有什么辦法提高

refreshtime?

WWL/\___________________

RWL/\

13.對ITDRAM,假設(shè)位線電容為lpF,位線預(yù)充電電

壓為1.25VO在存儲數(shù)據(jù)為1和0時(shí)單元電容Cs(50fF)上的電壓分

別等于1.9V和OV0這相當(dāng)于電荷傳遞速率為4.8%o求讀操作期間位

線上的電壓擺幅。14.給出一管單元DRAM的原理圖，并給出版圖。

15.以下兩圖屬于同類型存儲器單元。試回答以下問題：

(1)：它們兩個(gè)都是哪一種類型存儲器單元？分別是什么類型的？

(2)：這兩種存儲單元有什么區(qū)別？分別簡述工作原理。

16.畫出六管單元的SRAM晶體管級原理圖。并簡述其原理。

17.第12章模擬集成電路基礎(chǔ)

1.如圖1.1所示的電路，畫出跨導(dǎo)對VDS的函數(shù)曲線。

圖1.1

2.如圖1.3所示，假設(shè)匕HO=0?6V,7=0.4V%,而2媒=0.7V。如果D從

—8至IJ0變化，畫出漏電流的曲線。

3.保持所有其他參數(shù)不變，對于L=L和L=2L,畫出MOSFET的

隨變化的特性曲線。

4.什么叫做亞閾值導(dǎo)電效應(yīng)？并簡單畫出log/。-VGS特性曲線。

5.畫出圖1.7中曲的g,“和g/逍偏置電流I,的變化草圖。

圖1.7

6.假設(shè)圖1.9中的曲被偏置到飽和區(qū),計(jì)算電路的小信號電壓增益。

X7

圖1.9

7.比較工作在線性區(qū)和飽和區(qū)的MOS為負(fù)載時(shí)的共源級的輸出特性。

8.在圖1.10(a)所示的源跟隨器電路中，已知(卬/。=20/0.5,

Vrao=O.6V,2勿=0.7V,4c「50M/V2和y=0.4V%。

(a)計(jì)算Vjl.2V時(shí)的Vi

(b)如果L用圖L10(b)中的也來實(shí)現(xiàn)，求出維持Mz工作在飽和

區(qū)時(shí)(W/L)2的最小值。

圖1.10(b)

9.如圖1.11所示,晶體管曲得到輸入電壓的變化△▽,并按比例傳

送電流至50兔的傳輸線上。在圖Lil(a)中,傳輸線的另一端接一

個(gè)50算的電阻;在圖LU(b)中,傳輸線的另一端接一個(gè)共柵極。

假設(shè)入=丫=0。計(jì)算在低頻情況下,兩種接法的增益叫『.

Vdd

1

圖L11(a)

Vdd

U廣

M2dr7b

I)11

1

3

圖1.11(b)

10.什么是差動(dòng)信號？簡單舉例說明利用差動(dòng)信號的優(yōu)勢。

11.在圖1.12所示的電路中,M2管的寬度是防的兩倍。計(jì)算上“雙憶，

的偏置值相等時(shí)的小信號增益。

Vdd7±i

12.圖1.13電路中,用一個(gè)電阻而不是電流源來提供1mA的尾電流。

已知：縱1。、2=

25/0.5,yTH=0.6V,以C；50g/V,4=7=0,VDD=3VO

(a)如果R.上的壓降保持在0.5V,則輸入共模電壓應(yīng)為多少?

(b)計(jì)算差模增益等于5時(shí)RD的值。

VddVdU

Rd

Voutlo]*?j..ut2

hrAjBss

i

圖1.13

13.在圖1.14(a)中，假設(shè)所有的晶體管都相同，畫出當(dāng)V、從一

個(gè)大的正值下降時(shí)八和VB的草圖。

Vdd

14.在圖1.15中，如果所有的管子都工作在飽和區(qū)，忽略溝道長度

調(diào)制，求Nt的漏電流。

16.假設(shè)圖1.16中所有的晶體管都工作在飽和區(qū)，且儂旦）3=（叼八,

2=y=0,求“的表達(dá)式。

圖1.15

Vdd

r4_M4M3%

」D——Q~C-BJ

-<b

X/Iout

,M2

0-

表

圖1.16

17.簡要敘述與溫度無關(guān)的帶隙基準(zhǔn)電壓源電路的基本原理。

18.圖11.17中，電路被設(shè)計(jì)成額定增益為10,即1+*/凡=10。

要求增益誤差為1%,確定A的最小值。

圖1.17

第13章A/D、D/A變換器

1.簡單給出D/A變換器的基本原理2.給出DAC的主要技術(shù)指標(biāo)及含

義。3.試比較幾種常用的DAC的優(yōu)缺點(diǎn)。

4.一個(gè)D/A變換器有10V的滿量程輸出，且分辨率小于40mV,問此

D/A變換器至少需要多少位？5.在圖2.1中所示的T型D/A變換器

中,設(shè)N=8,=10V當(dāng)輸入分別為10000000及0111H11時(shí),

?REFo

求輸出電壓值。

圖2.1

6.畫出一個(gè)簡單的用傳輸門實(shí)現(xiàn)的電壓定標(biāo)的3位DAC。

7.D/A變換器的設(shè)計(jì)原則應(yīng)從幾個(gè)方面權(quán)衡。

8.簡單給出A/D變換器的基本原理。9.給出ADC的主要技術(shù)指標(biāo)及

含義。10.試比較幾中常用A/D變換器的優(yōu)缺點(diǎn)，并指出它們在原理

上各有何特點(diǎn)。

11.一個(gè)4位逐次逼近型A/D變換器，若滿量程電壓為5V,請畫出

輸入電壓為2.8V時(shí)的判決圖。

第二部分參考答案第0章緒論

1.通過一系列的加工工藝，將晶體管，二極管等有源器件和電阻，電

容等無源元件，按一定電路互連。集成在一塊半導(dǎo)體基片上。封裝在

一個(gè)外殼內(nèi)，執(zhí)行特定的電路或系統(tǒng)功能。

2.小規(guī)模集成電路(SSI),中規(guī)模集成電路(MSI),大規(guī)模集成電路

（VSI）,超大規(guī)模集成電路（VLSI）,特大規(guī)模集成電路（ULSI）,目

大規(guī)模集成電路（GSI）

3.雙極型（BJT）集成電路，單極型（MOS）集成電路，Bi-CMOS型集

成電路。4.數(shù)字集成電路，模擬集成電路，數(shù)模混合集成電路。

5.集成電路中半導(dǎo)體器件的最小尺寸如MOSFET的最小溝道長度。是

衡量集成電路加工和設(shè)計(jì)水平的重要標(biāo)志。它的減小使得芯片集成度

的直接提高。6.名詞解釋：

集成度：一個(gè)芯片上容納的晶體管的數(shù)目

wafersize：指包含成千上百個(gè)芯片的大圓硅片的直徑

diesize：指沒有封裝的單個(gè)集成電路

摩爾定律：集成電路的芯片的集成度三年每三年提四倍而加工尺

寸縮小痣倍。第1章集成電路的基本制造工藝

1.減小集電極串聯(lián)電阻，減小寄生PNP管的影響

2.電阻率過大將增大集電極串聯(lián)電阻，擴(kuò)大飽和壓降,若過小耐壓低，

結(jié)電容增大，且外延時(shí)下推大

3.第一次光刻：N+隱埋層擴(kuò)散孔光刻

第二次光刻：P隔離擴(kuò)散孔光刻

第三次光刻：P型基區(qū)擴(kuò)散孔光刻

第四次光刻：N+發(fā)射區(qū)擴(kuò)散孔光刻

第五次光刻：引線孔光刻

第六次光刻：反刻鋁

4.P阱光刻，光刻有源區(qū)，光刻多晶硅，P+區(qū)光刻，N+區(qū)光刻，光刻

接觸孔，光刻鋁線

5.NPN晶體管電流增益小，集電極串聯(lián)電阻大，NPN管的C極只能接

固定電位

6.首先NPN具有較薄的基區(qū)，提高了其性能：N阱使得NPN管C極與

襯底斷開，可根據(jù)電路需要接任意電位。缺點(diǎn)：集電極串聯(lián)電阻還是

太大，影響其雙極器件的驅(qū)動(dòng)能力。改進(jìn)方法在N阱里加隱埋層，使

NPN管的集電極電阻減小。提高器件的抗閂鎖效應(yīng)。

7.

P+

n

o□p

EB

8.

第2章集成電路中的晶體管及其寄生效應(yīng)

1.PNP管為四層三結(jié)晶體管的寄生晶體管，當(dāng)NPN晶體管工作在正向

工作區(qū)時(shí)，即NPN的發(fā)射極正偏，集電極反偏，那么寄生晶體管的發(fā)

射極反偏所以它就截止,對電路沒有影響。當(dāng)NPN處于反向工作區(qū)時(shí),

寄生管子工作在正向工作區(qū)，它的影響不能忽略。當(dāng)NPN工作在飽和

區(qū)時(shí)寄生晶體管也工作在正向工作區(qū)，它減小了集電極電流，使反向

NPN的發(fā)射極電流作為無用電流流向襯底。此時(shí)寄生效應(yīng)也不能忽略

2.在實(shí)際的集成晶體管中存在著點(diǎn)和存儲效應(yīng)和從晶體管有效基區(qū)

晶體管要引出端之間的歐姆體電阻，他們會對晶體管的工作產(chǎn)生影

響。

3.MOS晶體管的有源寄生效應(yīng)是指MOS集成電路中存在的一些不希

望的寄生雙極晶體管、場區(qū)寄生MOS管和寄生PNPN（閂鎖效應(yīng)），這

些效應(yīng)對MOS器件的工作穩(wěn)定性產(chǎn)生極大的影響。

4.在單阱工藝的MOS器件中（P阱為例），由于NMOS管源與襯底組

成PN結(jié)，而PMOS管的源與襯底也構(gòu)成一個(gè)PN結(jié)，兩個(gè)PN結(jié)串聯(lián)組

成PNPN結(jié)構(gòu)，即兩個(gè)寄生三極管（NPN和PNP）,一旦有因素使得寄生

三極管有一個(gè)微弱導(dǎo)通，兩者的正反饋使得電流積聚增加，產(chǎn)生自鎖

現(xiàn)象。

影響：產(chǎn)生自鎖后，如果電源能提供足夠大的電流，則由于電流過大,

電路將被燒毀。

5.版圖設(shè)計(jì)時(shí)一：為減小寄生電阻Rs和Rw,版圖設(shè)計(jì)時(shí)采用雙阱工藝、

多增加電源和地接觸孔數(shù)目，加粗電源線和地線，對接觸進(jìn)行合理規(guī)

劃布局，減小有害的電位梯度；

工藝設(shè)計(jì)時(shí)：降低寄生三極管的電流放大倍數(shù)：以N阱CMOS為例，

為降低兩晶體管的放大倍數(shù)，有效提高抗自鎖的能力，注意擴(kuò)散濃度

的控制。為減小寄生PNP管的寄生電阻Rs,可在高濃度硅上外延低

濃度硅作為襯底，抑制自鎖效應(yīng)。工藝上采用深阱擴(kuò)散增加基區(qū)寬度

可以有效降低寄生NPN管的放大倍數(shù)；具體應(yīng)用時(shí)：使用時(shí)盡量避免

各種串?dāng)_的引入，注意輸出電流不易過大。

6.在第二次光刻生成有源區(qū)時(shí)，進(jìn)行場氧生長前進(jìn)行場區(qū)離子注入,

提高寄生MOSFET的閾值電壓，使其不易開啟；增加場氧生長厚度，

使寄生MOSFET的閾值電壓絕對值升高，不容易開啟。

7.(1)增大基區(qū)寬度：由工藝決定；(2)使襯底可靠接地或電源。

第3章集成電路中的無源元件

1.雙極性集成電路中最常用的電阻器是基區(qū)擴(kuò)散電阻MOS集成

電路中常用的電阻有多晶硅電阻和用MOS管形成的電阻。

2.反偏PN結(jié)電容和MOS電容器。

3.基區(qū)薄層電阻擴(kuò)散完成后，還有多道高溫處理工序，所以雜質(zhì)會

進(jìn)一步往里邊推，同時(shí)表面的硅會進(jìn)一步氧化。形成管子后，實(shí)際電

阻比原來要高，所以需要修正。

4.長時(shí)間較的電流流過鋁條，會產(chǎn)生鋁的電遷移的現(xiàn)象，結(jié)果是連

線的一端生晶須，另一端則產(chǎn)生空洞，嚴(yán)重時(shí)甚至?xí)嗔选?/p>

5.r(L/W)=R=lKL/W=5I=V/R=lmA

P=(I*I*r)/(WL)公式變形W=6.32

注意：這里各單位間的關(guān)系，寬度是微米時(shí).，要求電流為毫安，功率

的單位也要化成相應(yīng)的微米單位。第4章TTL電路

1.名詞解釋

電壓傳輸特性：指電路的輸出電壓V0隨輸入電壓Vi變化而變化的性

質(zhì)或關(guān)系（可用曲線表示，與晶體管電壓傳輸特性相似）。

開門/關(guān)門電平：開門電平VIHmin-為保證輸出為額定低電平時(shí)的最

小輸入高電平（VON）；關(guān)門電平VILmax-為保證輸出為額定高電平時(shí)

的最大輸入低電平（VOFF）。

邏輯擺幅：-輸出電平的最大變化區(qū)間，VL=V0H-V0Lo

過渡區(qū)寬度：輸出不確定區(qū)域（非靜態(tài)區(qū)域）寬度，

VW=VIHmin-VILmaxo

輸入短路電流HL-指電路被測輸入端接地，而其它輸入端開路時(shí)，

流過接地輸入端的電流。

輸入漏電流（拉電流，高電平輸入電流，輸入交叉漏電流）HH-指電

路被測輸入端接高電平，而其它輸入端接地時(shí)，流過接高電平輸入端

的電流。

靜態(tài)功耗-指某穩(wěn)定狀態(tài)下消耗的功率,是電源電壓與電源電流之

乘積。電路有兩個(gè)穩(wěn)態(tài)，則有導(dǎo)通功耗和截止功耗，電路靜態(tài)功耗取

兩者平均值，稱為平均靜態(tài)功耗。

瞬態(tài)延遲時(shí)間td-從輸入電壓Vi上跳到輸出電壓Vo開始下降的時(shí)

間間隔。Delay-延遲。

瞬態(tài)下降時(shí)間tf-輸出電壓Vo從高電平V0H下降到低電平VOL的

時(shí)間間隔。Fall-下降。

瞬態(tài)存儲時(shí)間ts-從輸入電壓Vi下跳到輸出電壓Vo開始上升的時(shí)

間間隔。Storage-存儲。

瞬態(tài)上升時(shí)間tr-輸出電壓Vo從低電平VOL上升到高電平V0H的

時(shí)間間隔。Rise-上升。

瞬態(tài)導(dǎo)通延遲時(shí)間tPHL-（實(shí)用電路）從輸入電壓上升沿中點(diǎn)到輸

出電壓下降沿中點(diǎn)所需要的時(shí)間。

2.當(dāng)輸入端的信號，有任何一個(gè)低電平時(shí)：

Q1飽和區(qū)Q2截至區(qū)Q3飽和區(qū)

Q4截至區(qū)

當(dāng)輸入端的信號全部為高電平時(shí)：

Q1反向區(qū)Q2飽和區(qū)Q3飽和區(qū)

Q4飽和區(qū)

3.Q5管影響最大，他不但影響截至?xí)r間，還影響導(dǎo)通時(shí)間。

當(dāng)輸出從低電平向高電平轉(zhuǎn)化時(shí)，要求Q5快速退出飽和區(qū)，此

時(shí)如果再導(dǎo)通時(shí)一IB5越大，則保和深度約大，時(shí)間就越長。

當(dāng)輸出從高電平向低電平轉(zhuǎn)化時(shí)一，希望Q5快速的存儲的電荷放

完，此時(shí)要求IB5盡可能的大。設(shè)計(jì)時(shí)，IB5的矛盾帶來了很

大的困難。

4.兩管與非門：輸出高電平低，瞬時(shí)特性差。

四管與非門：輸出采用圖騰柱結(jié)構(gòu)Q3—D,由于D是多子器

件，他會使Tplh明顯下降。D還起到了點(diǎn)評位移作用，提高了輸出

電平。

五管與非門：達(dá)林頓結(jié)構(gòu)作為輸出級，Q4也起到點(diǎn)評位移作用，

達(dá)林頓電流增益大，輸出電阻小，提高電路速度和高電平負(fù)載能力。

四管和五管在瞬態(tài)中都是通過大電流減少Tplh.靜態(tài)中提高了

負(fù)載能力和輸出電平。

5.六管單元用有源泄放回路RB-RC-Q6代替了R3

由于RB的存在，使Q6比Q5晚導(dǎo)通，所以Q2發(fā)射基的電流全部

流入Q5的基極，是他們兒乎同時(shí)導(dǎo)通，改善了傳輸特性的矩形性，

提高了抗干擾能力。當(dāng)Q5飽和后Q6將會替它分流，限制了Q5的飽

和度提高了電路速度。

在截至?xí)rQ6只能通過電阻復(fù)合掉存儲電荷，Q6比Q5晚截至，所

以Q5快速退出飽和區(qū)。

6.

四管單元六管單元

由于六管單元在用了有源泄放回路，使Q2-Q5同時(shí)導(dǎo)通，四管單元由

于Q2進(jìn)入飽和后，電阻對Q5的基極電流有分流作用，四管單元此時(shí)

是由于Q2進(jìn)入飽和區(qū)而Q5還未進(jìn)入飽和區(qū)BC段是所對應(yīng)的傳輸特

性曲線。所以說改善了傳輸特性的矩形性。

7.輸出高電平偏低：VCE3和R5上的電壓過大，可以通過減小VCE3

和IC3來實(shí)現(xiàn)。

輸出高電平偏高：VCE5上的電壓偏高，可以通過增加IB5來增大

Q5飽和度。

8.當(dāng)電路直接并聯(lián)后，所有高電平的輸出電流全部灌入輸出低電平

的管子，可能會使輸出低電平的管子燒壞。并會使數(shù)出低電平抬高，

容易造成邏輯混亂。

9.去掉TTL門的高電平的驅(qū)動(dòng)級，oc門輸出端用導(dǎo)線連接起來，接

到一個(gè)公共的上拉電阻上，實(shí)施線與，此時(shí)就不會出此案大電流灌入,

Q5不會使輸出低電平上升造成邏輯混亂。

第5章MOS反相器

1.答：公式：％肛42①理-等-舁

°ox“X^ox

其中：

①M(fèi)S為了消除半導(dǎo)體和金屬的功函數(shù)差，金屬電極相對于半

導(dǎo)體所需要加的外加電壓，一般情況下，金屬功函數(shù)值比半

導(dǎo)體的小，①M(fèi)S一般為負(fù)。

2①F是開始出現(xiàn)強(qiáng)反型時(shí)半導(dǎo)體表面所需的表面勢，也就

是跨在空間電荷區(qū)上的電壓降。對于NMOS數(shù)值為正

d是為了支撐半導(dǎo)體表面出現(xiàn)強(qiáng)反型所需要的體電荷所

Cox

需要的外加電壓。

于NMOS數(shù)值為正

正是為了把絕緣層中正電荷發(fā)出的電力線全部吸引到金

C°x

屬電極一側(cè)所需加的外加電壓，對于絕緣層中的正電荷，需

要加負(fù)電壓才能其拉到平帶，一般為負(fù)。

旦是為了調(diào)節(jié)閾值電壓而注入的電荷產(chǎn)生的影

Cox

響，對于NMOS,注入P型雜質(zhì)，為正值。

2.答:器件的亞閾值特性是指在分析MOSFET時(shí)，當(dāng)Vgs〈Vth時(shí)MOS

器件仍然有一個(gè)弱的反型層存在，漏源電流Id并非是無限小，而是

與Vgs呈現(xiàn)指數(shù)關(guān)系，這種效應(yīng)稱作亞閾值效應(yīng)。

影響：亞閾值導(dǎo)電會導(dǎo)致較大的功率損耗，在大型電路中，如

內(nèi)存中，其信息能量損耗可能使存儲信息改變，使電路不能正常

工作。

3.答：短溝道效應(yīng)是指：當(dāng)MOS晶體管的溝道長度變短到可以與

源漏的耗盡層寬度相比擬時(shí)，發(fā)生短溝道效應(yīng)，柵下耗盡區(qū)電荷不再

完全受柵控制，其中有一部分受源、漏控制，產(chǎn)生耗盡區(qū)電荷共享，

并且隨著溝道長度的減小，受柵控制的耗盡區(qū)電荷不斷減少的現(xiàn)象

影響：由于受柵控制的耗盡區(qū)電荷不斷減少，只需要較少的

柵電荷就可以達(dá)到反型，使閾值電壓降低；溝道變短使得器件很

容易發(fā)生載流子速度飽和效應(yīng)。

4.答：對于PMOS晶體管，通常情況下襯底和源極都接最高電位，襯

底偏壓VBS=O,此時(shí)不存在襯偏效應(yīng)。而當(dāng)PMOS中因各種應(yīng)用使得源

端電位達(dá)不到最高電位時(shí)，襯底偏壓VBS>0,源與襯底的PN結(jié)反偏，

耗盡層電荷增加，要維持原來的導(dǎo)電水平，必須使閾值電壓（絕對值）

提高，即產(chǎn)生襯偏效應(yīng)。

影響：使得PMOS閾值電壓向負(fù)方向變大，在同樣的柵源電壓

和漏源電壓下其漏源電流減小。

5.答：MOS晶體管存在速度飽和效應(yīng)。器件工作時(shí)，當(dāng)漏源電壓增

大時(shí)，實(shí)際的反型層溝道長度逐漸減小，即溝道長度是漏源電壓的函

數(shù)，這一效應(yīng)稱為“溝道長度調(diào)制效應(yīng)”。

影響：當(dāng)漏源電壓增加時(shí)，速度飽和點(diǎn)在從漏端向源端移動(dòng)，使

得漏源電流隨漏源電壓增加而增加，即飽和區(qū)D和S之間電流源

非理想。

6.答：晶體管開通后，其漏源電流隨著漏源電壓而變化。當(dāng)漏源電

壓很小時(shí)，隨著漏源電壓的值的增大，溝道內(nèi)電場強(qiáng)度增加，電流隨

之增大，呈現(xiàn)非飽和特性；而當(dāng)漏源電壓超過一定值時(shí)，由于載流子

速度飽和（短溝道）或者溝道夾斷（長溝道），其漏源電流基本不隨

漏源電壓發(fā)生變化，產(chǎn)生飽和特性。

7.答：

非飽和區(qū):

條件:0<VDS<VGS-VTH

W1,

2

方程:-KVGS-VTHWDS--VDS]

飽和區(qū):

條件:0<VGS-VTH<VDS

1W,

士in【DS=T"Cox~7~,（%s一）

方程：2L

8.解:

VDD

A

A

RL

A

7777

VXVT。時(shí)，Ml處于截止?fàn)顟B(tài)，不產(chǎn)生任何漏極電流。隨著輸入

電壓增加而超過VT。時(shí)，開始導(dǎo)通，漏極電流不再為0,由于漏源

電壓VDS=V°ut大于Vi「VTO,因而初始處于飽和狀態(tài)。隨著輸入電

壓增加，漏極電流也在增加，輸出電壓Vw開始下降，最終，輸入

電壓大于Vw+VT0,Ml進(jìn)入線性工作區(qū)。在更大的輸入電壓下，輸

出電壓繼續(xù)下降，Ml仍處于線性模式。傳輸特性曲線如圖示：

1)VinVVro時(shí),Mi截止,V°ut=VOH=VDD

2)Vin-VQH=VDD時(shí)，Vout=VoL

Ml：VGS=Vin=VDD

VDS=Vout=V0L

.,.VUS<VGS-VTO

此非飽和導(dǎo)通

IR=(VDD-VG/RL=(VD廠VOL)/RL

IM=KN[(VGS-VTO)VDS-1/2VJ)

2

=KN((VDD-VTO)VOL-1/2VOL)

IM-IK

VOL=VDD-VTo+1/KNRL_7VDD-VTO+1NRL)2-2VDD/KNrL

為使VafO,要求KNRL>〉1

==

3)Vin二VIL時(shí),Mi：VGSVinViL

VDS二Vout

??VDS>VG$—VTO

Nt飽和導(dǎo)通

IR=(VDD-Vout)/RL

INF1/2KN(VGS—VTO)2

-1/2KN(Vin-VTO)2

VIM=IR,對Vin微分,得：

-l/RL(dV0Ut/dVin)=KN(Vs-VT0)

VdV0Ut/dVin=-l

.,.VIL=Vin=VT0+l/KNRL

止匕時(shí)?VMVDD-1/2KNRL

4)Vin=VlH時(shí),Ml：VGS=VE=V1H

=

VosVout

.,.VDS<VGS-VTO

由非飽和導(dǎo)通

=-

IR(VDBVout)/RL

2

L=KN((VGs-VTO)VDS-1/2VDS)

2

=KN((vin-VWl/2V0Ut)

VLFIR,對一微分,得：

-l/R,.(dVout/dVin)=KN(Vo-+(Vin-VTH)dVout/dVin-Vout(dV0Ut/dVin))

VdV0Ut/dVin=-l

.,.VIH=Vin=VT0+2Vout-1/KNRL

=2V/3KR

代回等式，得：VoutVDDNL

??VIH=VTO+，8VDD/3KNRL_1/K\RL

9.解:VMVOL時(shí),晶體管非飽和導(dǎo)通,vin=VOH=VDD

(VDD-VG/RL=KN'(W/L)[(VDD-VT0)VOL-1/2V{)

代值解得：RL(W/L)=2.05X1()5Q

可以選擇不同的W/L和RL值以滿足VOL=O.2V,在最終設(shè)計(jì)中二

者的選取還需考慮其他因素，如電路功耗與硅片面積。表中列出了

一些設(shè)計(jì)中W/L和RL可能的取值和對應(yīng)每種取值估算的平均直流

功耗。

W/PDC

Ri.(KQ)

Laverage(llW)

1205.058.5

2102.5117.1

368.4175.4

451.3233.9

541.0292.7

634.2350.8

由表可見，隨著RL的減小，直流功耗顯著增加，W/L也同時(shí)增

力口。若考慮降低平均直流功耗，可選擇較小的寬長比W/L和較大的

負(fù)載電阻R,而制造較大的RL需要較大面積的硅區(qū)，則還需要在功

耗和面積之間折中。

21

10.解：KN=KN'(W/L)=40UA/V.?.KNRL=8V'

Vin〈Vro時(shí),驅(qū)動(dòng)菅截止,Vout=VoH=VDD=5V

V()L=VDD-VTO+1/KR-J(VDD-VTO+1/KNRL)2-2VDD/KNRL=0.147V

VIL=VTO+1/KXR,=O.925V

VIH=VTO+78VDD/3KNRL-1/K\Ri=l.97V

??.%叫L-VOLR.78V

尸V°H—VIU=3.03V

過小，會導(dǎo)致識別輸入信號時(shí)發(fā)生錯(cuò)誤。為得到較好的抗

噪聲性能，較低的信號噪聲容限應(yīng)至少為VDD的1/4,即VDD=5V時(shí)取

1.25Vo

1!?解：VOL=VDD-VTO+1/K\RL-J(VDD-VTO+]/KNRL)2-2VDD/KNRL

代值解得K瓜=2

V+1/KXR=1.

.*.V1L=TOL5V

_

VIH=VTO+V8VDD/3KNRL1/K\RL=3.IV

而V=5V

V0H=DD

.,.VNML=VIL-VOL=0.9V

VNMH=VOH-VlH=l.9V

12.答：采用負(fù)載電阻會占用大量的芯片面積，而晶體管占用的硅片

面積通常比負(fù)載電阻小，并且有源負(fù)載反相器電路比無源負(fù)載反

相器有更好的整體性能。

13.答：根據(jù)給增強(qiáng)型負(fù)載提供不同的柵極偏壓，負(fù)載晶體管可以工

作在飽和區(qū)或線性區(qū)。

7777

飽和增強(qiáng)型負(fù)載反相器只要求一個(gè)獨(dú)立的電源和相對簡單的制造

工藝，并且VoH限制在VDD-VTL0而線性增強(qiáng)型負(fù)載反相器的Vo,l=VDD,

噪聲容限高，但需要使用兩個(gè)獨(dú)立的電源。由于二者的直流功耗

較高，大規(guī)模的數(shù)字電路均不采用增強(qiáng)型負(fù)載nMOS反相器。

14.

VDD

FD

G

S

-------------Vout

7777

解：1)V/O時(shí)，Ml截止

ML：VDSL二VGSL二VDD—Vout=VDD-VOL

...VDSL>VGSL-VTLML始終飽和導(dǎo)通

Vou產(chǎn)VOH=VDD-VTL

2)Vin=VDD時(shí),Vout=V01.

Ml：VGSI二Vin=VDD

VDSI=Voui二VOL

??VDSI〈VGSI-VTI

MI非飽和導(dǎo)通

IDSI=KNI((VGSI-VTI)VDSI-1/2VDS/)

~KM((VDD-VTI)VOL-1/2VO/)

IDsi.-1/2KNL(VGSL-VTL)之

=1/2KNL(VDD—VOL-VTL)2

?IDSI~IDSL

VOL=gmL(VDD-VTL)/2gmi

為使VOL—0,要求gmL<<gml

傳輸特性曲線如圖示:

15.

VDD

D

G_____||MD

]S、，

--------------------<>-----------Vout

Vin|ME

7777

解：1)Vin=0,ME截止

Mo：耗盡型負(fù)載管V