基于FPGA的智能作息時(shí)間系統(tǒng)設(shè)計(jì)

《智能作息時(shí)間系統(tǒng)》論文課題：智能作息時(shí)間系統(tǒng)班級(jí)：10集成姓名：….學(xué)號(hào)：…指導(dǎo)老師：……………摘要智能作息時(shí)間系統(tǒng)為學(xué)校上下課時(shí)間的準(zhǔn)確控制提供了很大的便利，同時(shí)在工廠、辦公室等場(chǎng)合也起到了提醒人們時(shí)間的作用，因此該系統(tǒng)的設(shè)計(jì)有一定的實(shí)用意義。本設(shè)計(jì)采用基于現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）的方法，底層模塊采用硬件描述語(yǔ)言（HDL）設(shè)計(jì)，不僅能對(duì)時(shí)、分、秒正常計(jì)時(shí)和顯示，而且還可對(duì)起床鈴、熄燈鈴時(shí)間的設(shè)定，上下課時(shí)間響鈴，整點(diǎn)響鈴等，報(bào)警時(shí)間可在1至9秒自由設(shè)定。系統(tǒng)主芯片采用美國(guó)Altera公司的EP2C35F672C6器件。該系統(tǒng)主要由計(jì)時(shí)模塊、控制模塊、響鈴模塊、定時(shí)模塊、LCD顯示模塊等模塊組成，由按鍵進(jìn)行時(shí)鐘的復(fù)位、校時(shí)、整點(diǎn)響鈴啟停等。通過(guò)仿真驗(yàn)證及實(shí)際測(cè)試，該系統(tǒng)能夠正常計(jì)時(shí)、定時(shí)報(bào)警、報(bào)警時(shí)長(zhǎng)設(shè)定等功能，可為日常作息提供準(zhǔn)確、便捷的提醒。系統(tǒng)運(yùn)行穩(wěn)定，設(shè)計(jì)方法可行。關(guān)鍵詞：智能作息時(shí)間系統(tǒng)現(xiàn)場(chǎng)可編程門(mén)陣列硬件描述語(yǔ)言索要整個(gè)工程添加QQ:276162016第一章緒論1.1選題目的當(dāng)今社會(huì)，電子技術(shù)的應(yīng)用無(wú)處不在，電子技術(shù)正在不斷地改變我們的生活，改變著我們的世界。在這快速發(fā)展的年代，時(shí)間對(duì)人們來(lái)說(shuō)是越來(lái)越寶貴，在快節(jié)奏的生活時(shí)，人們往往忘記了時(shí)間，一旦遇到重要的事情而忘記了時(shí)間，這將會(huì)帶來(lái)很大的損失。因此我們需要一個(gè)定時(shí)系統(tǒng)來(lái)提醒這些忙碌的人。數(shù)字化的時(shí)鐘給人們帶來(lái)了極大的方便。近些年，隨著科技的發(fā)展和社會(huì)的進(jìn)步，人們對(duì)時(shí)鐘的要求也越來(lái)越高，傳統(tǒng)的時(shí)鐘已不能滿(mǎn)足人們的需求。多功能數(shù)字鐘不管在性能還是在樣式上都發(fā)生了質(zhì)的變化，學(xué)校智能作息時(shí)間系統(tǒng)就是以時(shí)鐘為基礎(chǔ)的，在平時(shí)校園生活中是必不可少的工具。智能作息時(shí)間系統(tǒng)的數(shù)字化給人們生產(chǎn)生活帶來(lái)了極大的方便，而且大大地?cái)U(kuò)展了時(shí)鐘原先的報(bào)時(shí)功能。諸如定時(shí)自動(dòng)報(bào)警、定時(shí)啟閉電路、定時(shí)開(kāi)關(guān)烘箱、通斷動(dòng)力設(shè)備，甚至各種定時(shí)電氣的自動(dòng)啟用等，所有這些，都是以時(shí)鐘數(shù)字化為基礎(chǔ)的。如今電子產(chǎn)品正向功能多元化，體積最小化，功耗最低化的方向發(fā)展。它與傳統(tǒng)的電子產(chǎn)品在設(shè)計(jì)上的顯著區(qū)別是大量使用大規(guī)模可編程邏輯器件，使產(chǎn)品的性能提高，體積縮小，功耗降低，同時(shí)廣泛運(yùn)用現(xiàn)代計(jì)算機(jī)技術(shù)，提高產(chǎn)品的自動(dòng)化程度和競(jìng)爭(zhēng)力，縮短研發(fā)周期。因此，基于FPGA研究時(shí)鐘及擴(kuò)展應(yīng)用，有著非?，F(xiàn)實(shí)的意義。1.2QuartusⅡ設(shè)計(jì)步驟QuartusII是Altera公司的綜合性PLD開(kāi)發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（AlteraHardwareDescriptionLanguage）等多種設(shè)計(jì)輸入形式。內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程[4]。其設(shè)計(jì)流程包括設(shè)計(jì)輸入、編譯、仿真與定時(shí)分析、編程與驗(yàn)證。設(shè)計(jì)輸入包括原理圖輸入、HDL文本輸入、EDIF網(wǎng)表輸入、波形輸入等幾種方式。編譯時(shí)要根據(jù)設(shè)計(jì)要求設(shè)定編譯方式和編譯策略，然后根據(jù)設(shè)定的參數(shù)和策略對(duì)設(shè)計(jì)項(xiàng)目進(jìn)行網(wǎng)表提取、邏輯綜合、器件適配，供分析、仿真和編程使用。設(shè)計(jì)完成后需要進(jìn)行仿真，可以測(cè)試設(shè)計(jì)的邏輯功能和延時(shí)特性。最后可以用得到的編程文件通過(guò)編程電纜配置PLD，進(jìn)行在線(xiàn)測(cè)試。在設(shè)計(jì)過(guò)程中，如果出現(xiàn)錯(cuò)誤，則需重新回到設(shè)計(jì)輸入階段，改正錯(cuò)誤或調(diào)整電路后重新測(cè)試。1.3VHDL特點(diǎn)硬件描述語(yǔ)言HDL（HardwareDescriptionLanguage）誕生于1962年。與SDL（SoftwareDescriptionLanguage）相似，經(jīng)歷了從機(jī)器碼（晶體管和焊接）、匯編（網(wǎng)表）、到高級(jí)語(yǔ)言（HDL）的過(guò)程[5]。HDL是用形式化的方法描述數(shù)字電路和設(shè)計(jì)數(shù)字邏輯系統(tǒng)的語(yǔ)言。主要用于描述離散電子系統(tǒng)的結(jié)構(gòu)和行為。HDL和原理圖是兩種最常用的數(shù)字硬件電路描述方法，HDL設(shè)計(jì)法具有更好的可移植性、通用性和模塊劃分與重用性的特點(diǎn)，在目前的工程設(shè)計(jì)開(kāi)發(fā)流程是基于HDL的[6]。在目前的工程設(shè)計(jì)中被廣泛使用。所以，我們?cè)谑褂肍PGA設(shè)計(jì)數(shù)字電路時(shí)，其開(kāi)發(fā)流程是基于HDL的。VHDL描述數(shù)字電路系統(tǒng)設(shè)計(jì)的行為、功能、輸入和輸出。它在語(yǔ)法上與現(xiàn)代編程語(yǔ)言相似，比如C語(yǔ)言。應(yīng)用VHDL進(jìn)行系統(tǒng)設(shè)計(jì)，有以下幾方面的特點(diǎn):功能強(qiáng)大、可移植性、獨(dú)立性、可操作性、靈活性。第二章系統(tǒng)方案設(shè)計(jì)2.1設(shè)計(jì)方案采用基于FPGA的EDA計(jì)數(shù)設(shè)計(jì)。智能作息時(shí)間系統(tǒng)結(jié)構(gòu)組成中的數(shù)字部分可全部在FPGA內(nèi)部完成，底層模塊可以采用HDL語(yǔ)言或者軟件中的庫(kù)元件。這種設(shè)計(jì)方法可使得系統(tǒng)的集成度提高，抗干擾能力也相應(yīng)提高。控制器底層模塊采用硬件描述語(yǔ)言設(shè)計(jì)，頂層模塊設(shè)計(jì)方法采用原理圖方式；打鈴器具有計(jì)時(shí)功能，能對(duì)時(shí)、分、秒正常計(jì)時(shí)和顯示；又具有定時(shí)打鈴功能，當(dāng)設(shè)定的打鈴時(shí)間與學(xué)校上下課時(shí)間點(diǎn)相同時(shí)打鈴；并且計(jì)時(shí)時(shí)間、定時(shí)時(shí)間、打鈴時(shí)長(zhǎng)（1S~9S內(nèi)）自由設(shè)置和調(diào)整，其數(shù)據(jù)信息通過(guò)LCD顯示。振蕩器產(chǎn)生穩(wěn)定的50MHZ高頻脈沖信號(hào)，作為數(shù)字鐘的時(shí)間基準(zhǔn)，然后經(jīng)過(guò)分頻器輸出標(biāo)準(zhǔn)秒脈沖。秒計(jì)數(shù)個(gè)位器滿(mǎn)10后向十位進(jìn)位，秒計(jì)數(shù)器十位滿(mǎn)6后向分計(jì)數(shù)器個(gè)位進(jìn)位，分計(jì)數(shù)器個(gè)位器滿(mǎn)10后向十位進(jìn)位，分計(jì)數(shù)器十位滿(mǎn)6后向小時(shí)計(jì)數(shù)器滿(mǎn)12后向am_pm進(jìn)位，計(jì)滿(mǎn)后各計(jì)數(shù)器清零，重新計(jì)數(shù)。計(jì)數(shù)器的輸出送LCD1602顯示。在控制信號(hào)中除了一般的校時(shí)信號(hào)外，還有時(shí)鐘清零信號(hào)。時(shí)基電路可以由石英晶體振蕩電路構(gòu)成，晶振頻率為50MHz，經(jīng)過(guò)分頻可得到秒脈沖信號(hào)。總體設(shè)計(jì)框圖如下圖總體設(shè)計(jì)框圖2.2分頻模塊設(shè)計(jì)晶體振蕩器是構(gòu)成數(shù)字時(shí)鐘的核心，振蕩器的穩(wěn)定度及頻率的精度決定了數(shù)字鐘計(jì)時(shí)的準(zhǔn)確程度，它保證了時(shí)鐘的走時(shí)準(zhǔn)確及穩(wěn)定。石英晶體