高速數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)-畢業(yè)論文外文翻譯

()外文資料翻譯學(xué)專

院業(yè)

通信與信息工程學(xué)院通信工程學(xué)生姓名班級學(xué)號外文出處

IEEEJournals&Magazines附件：1.外文資料翻譯文；2.文原文指導(dǎo)教師評價(jià)：．翻譯內(nèi)容與課題的結(jié)合度：□優(yōu)□良□中□差．翻譯內(nèi)容的準(zhǔn)確、流暢：□優(yōu)□良□中□差．專業(yè)詞匯翻譯的準(zhǔn)確性：□優(yōu)□良□中□差4．翻譯字?jǐn)?shù)是否符合規(guī)定要求：□符合□不符合指導(dǎo)教師簽名：朱洪波年4月17日高速數(shù)據(jù)集系統(tǒng)的設(shè)張俊杰，章鳳一，葉家駿（上海大學(xué)特種光纖和光纖接入教育部重點(diǎn)實(shí)驗(yàn)室部，上海200072）\摘：為足雷達(dá)信號采集的要求，設(shè)計(jì)了一種基于PCI總線的12bit100MS/的數(shù)據(jù)采集系統(tǒng)。該系統(tǒng)可實(shí)現(xiàn)6GB數(shù)的實(shí)時(shí)采集存儲?？删幊踢壿嬈骷刂茢?shù)據(jù)收集，存儲和傳輸使主式的數(shù)傳輸傳輸速率達(dá)到字/秒兆的模擬信號）收集到的信號的信噪比可以達(dá)到dB。關(guān)詞控器;可編程器件抖。1.總隨著通信，雷達(dá)等領(lǐng)域的快速發(fā)展，所需處理模擬信號的帶寬和動(dòng)態(tài)范圍也越來越大，DAC采速度和精度要求越來越高。高速度和高精度的數(shù)據(jù)收集所需的儲器帶寬變得越來越大，因此，如何提高數(shù)據(jù)存儲器帶寬已經(jīng)成為高速數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)的瓶頸之一。雷達(dá)系統(tǒng)的數(shù)據(jù)采集系統(tǒng)時(shí)鐘采樣頻率要求是至少100兆赫，對至少位DAC分。而現(xiàn)有的計(jì)算機(jī)系統(tǒng)滿足不了雷達(dá)系統(tǒng)的實(shí)時(shí)傳輸?shù)囊筮_(dá)信號的有用信息只占其中一小部分。如圖1因此，只要將有用信息采集和儲存，則可實(shí)現(xiàn)雷達(dá)信號樣本實(shí)時(shí)存儲。圖根據(jù)雷達(dá)信號采集和存儲的特性，本文設(shè)計(jì)一個(gè)MS/s的數(shù)據(jù)采集系統(tǒng)。該統(tǒng)采用了PCI總線連接到計(jì)算機(jī)，數(shù)據(jù)采集系統(tǒng)利用板卡大容量信息對有用信息進(jìn)行實(shí)時(shí)處理，數(shù)據(jù)采集由系統(tǒng)外部出發(fā)信號控制。2.數(shù)采卡框整個(gè)采集系統(tǒng)分為以下四個(gè)部分信號調(diào)制部分脈處理模塊緩模塊，數(shù)據(jù)傳輸和觸發(fā)模塊。如圖2所。圖2.1模信調(diào)模擬信號的調(diào)制包括：模擬信號前放，信號數(shù)控增益，單端轉(zhuǎn)差分布。模模擬信號前置運(yùn)放采用實(shí)輸入信號的阻抗匹配及信的低通濾波一個(gè)雷達(dá)系統(tǒng)中不的雷達(dá)站收集掃描目標(biāo)的雷達(dá)信號振幅是不同的，并且為了提高采集系統(tǒng)的信噪比，應(yīng)使ADC的擬輸入信號的幅接近滿幅以一個(gè)壓控增益運(yùn)算放大器AD603芯加前置運(yùn)算放大器之后，以調(diào)節(jié)ADC輸入信號的范圍。電壓控制AD603的益片的模擬帶寬在MHz時(shí)，益范圍-dB一dB。由一片位DAC芯片產(chǎn)生壓控芯片的的增益電壓，DAC的片選擇MAX503MAXIM公出品，芯片數(shù)字輸入由控和產(chǎn)生。數(shù)據(jù)采集系統(tǒng)的ADC是由AD公司12位兆赫的芯片模擬信號為45MHz仍然具有dB的信噪比該ADC模信號為差分輸入差,從壓控增益芯片輸出的模擬信號經(jīng)過單端轉(zhuǎn)差分芯片AD8138連到ADC芯上，從ADC輸?shù)?2bit數(shù)字信號直接連接到FPGA片上。2.2時(shí)鐘塊為了增加所述采集系統(tǒng)的靈活性和通用性，該ADC采樣時(shí)鐘芯片可以是從外部時(shí)鐘，也可以從內(nèi)部時(shí)鐘。采樣時(shí)鐘的選擇由板卡跳線器決定。外部時(shí)鐘通過MA連器連接到電路板上，外部時(shí)鐘信號為電，由于ADC的樣時(shí)鐘需要平，因此，外部時(shí)鐘時(shí)鐘由PECL電平轉(zhuǎn)換芯片MClOELl6連接到時(shí)鐘選擇模塊。的部鐘是由該系統(tǒng)的數(shù)控時(shí)鐘模塊生產(chǎn)。時(shí)模塊選擇頻率合成器是NC。時(shí)鐘輸出的范圍在兆赫至兆之間，用于輸信號，可直接連接到ADC的樣時(shí)鐘。該頻率合成器的時(shí)鐘輸出可被芯片的位數(shù)字信號控制精調(diào)節(jié)輸出時(shí)鐘精度至1兆茲數(shù)字信號由FPGA控。在數(shù)據(jù)采集系統(tǒng)中，特別是在高速數(shù)據(jù)采集系統(tǒng)，該時(shí)鐘是一個(gè)非常重要的信號不同時(shí)鐘抖動(dòng)差較大當(dāng)集系統(tǒng)的輸入模擬信號帶寬較大時(shí)在計(jì)算采集系統(tǒng)的信噪比時(shí)鐘抖動(dòng)不能被忽略。量化噪聲的因素也需要考慮，位的，當(dāng)輸入信號的頻率為MHz時(shí)信噪比和采樣時(shí)抖動(dòng)曲線如圖3示橫標(biāo)為對采樣時(shí)鐘抖動(dòng)，y坐為采集系統(tǒng)的信噪比。從圖3中以出，為使ADC的集系統(tǒng)的信噪比大于50，采樣時(shí)鐘抖動(dòng)必須控制在10ps以，否則，在所造成的外部時(shí)鐘動(dòng)會(huì)降低的能。本系統(tǒng)中采用片，輸出時(shí)鐘抖動(dòng)峰最大值為，時(shí)鐘抖動(dòng)均方根為10左右滿足系統(tǒng)的設(shè)計(jì)要求。如果要使用外部時(shí)鐘，必須選擇具有低抖動(dòng)外部時(shí)鐘源。圖2.3高數(shù)緩模塊高速ADC數(shù)據(jù)存儲由司生產(chǎn)的Cyclone芯控。如圖的邏輯結(jié)構(gòu)數(shù)據(jù)采集系統(tǒng)使用MICRON公的片MT48LC4M16A2SDRAM并作為系統(tǒng)的片上存儲器。并聯(lián)SDRAM內(nèi)位寬為32位16的量MHz的時(shí)鐘頻率。比的芯片的SDRAM的片具有更高的工作速度，容量更大，為系統(tǒng)提供了設(shè)計(jì)的靈活性。為了改善的SDRAM的輸帶寬SDRAM控器突發(fā)長度length)為，個(gè)突發(fā)長度是除整頁的讀寫的最大突發(fā)長度。從高速12位ADC過來100MHz的號在觸發(fā)使能信號有效時(shí)由寫控制模塊把ADC數(shù)流的位寬擴(kuò)展l倍擴(kuò)展后的比特采樣數(shù)據(jù)寫FIF0中當(dāng)存儲器讀控模塊檢測到在存儲數(shù)據(jù)深度得到大于8時(shí)從剩余的FIFO8個(gè)24bit位數(shù)據(jù)讀出，并使用（WB總將據(jù)傳送到SDRAM制器，由SDRAM控器把該數(shù)據(jù)寫入外部的芯然部芯的數(shù)據(jù)總線寬度為位實(shí)使用只有位就是理論上的SDRAM總傳輸帶寬為300MB秒。考慮到SDRAM的新和突發(fā)傳輸開銷，實(shí)際上可以實(shí)現(xiàn)200MB/，而ADC的樣數(shù)據(jù)傳輸帶寬為150MB/，因此，這足以滿足制器實(shí)時(shí)采樣數(shù)據(jù)存儲。存FIF0的容量為KB24位SDRAM操作包括SDRAM的新讀和寫入操作，由于從存儲控制模塊輸出的數(shù)據(jù)沒有被存儲在實(shí)時(shí)的SDRAM中所以使用存FIFO完的數(shù)據(jù)存儲速度匹配和數(shù)據(jù)存儲在FPGA片中暫存。存儲器讀控模塊負(fù)責(zé)向SDRAM控器發(fā)起突發(fā)寫操作，由于控制器采用突發(fā)傳輸操作，所以每次控制模塊必須向SDRAM存器發(fā)送一塊16個(gè)樣據(jù)），這需要傳的數(shù)據(jù)的量必須16的數(shù)，也符合實(shí)際需求。為了提高WB寫總線的傳輸性能，存儲器讀控制模塊一次檢測到在存FIFO中數(shù)據(jù)的存儲量大于或等于一個(gè)塊，啟動(dòng)B總線操作。在整個(gè)數(shù)據(jù)采集系統(tǒng)SDRAM以形式存儲采樣數(shù)據(jù)，提高了使用的S的率，簡化了系統(tǒng)的邏輯設(shè)計(jì)。2.4數(shù)傳和發(fā)模使用AMCC司的PCI主控器件s5933輸采樣數(shù)據(jù)到計(jì)算機(jī)的內(nèi)存中。是種特殊的功能非常強(qiáng)大的，靈活運(yùn)用總線的控制器芯片。它完全符合PCI局總線規(guī)范不僅可以做線從設(shè)備并且可以做總主設(shè)備進(jìn)行數(shù)據(jù)傳輸。擁有三個(gè)接口：PCI總接口，ADDON總線接口和外部參配置界面。PCI總接口和連接到該P(yáng)CI總的計(jì)算機(jī)的插槽相連。計(jì)機(jī)與用戶端可以通過ADDON總接口的FIF0通THRU通進(jìn)行相互通信總通過使用PATH.THRU渠實(shí)現(xiàn)和客戶信息的交互客戶端利用FIFO道把本地存儲數(shù)據(jù)通過計(jì)算機(jī)的線傳遞到計(jì)算機(jī)內(nèi)存中計(jì)機(jī)使用的PASSTRU操控制FPGA的部寄存器。當(dāng)計(jì)算機(jī)發(fā)出的PCI地址落在PASSTHRU定的某個(gè)區(qū)中時(shí)，過PTATN的—TRU控制及譯碼邏輯發(fā)請求PATH控制與譯碼邏輯根據(jù)PTADR信號判斷本次操作是讀作還是寫操作，利用PTADR信號獲本次—THRU操的地址信息(該地址存放在s5933的PATH—TRU地寄存器內(nèi)部FPGA使PATH-THRU地址信息對應(yīng)的解碼操作，選通內(nèi)部不同的寄存器：根據(jù)計(jì)算機(jī)收集到的模擬信號最大數(shù)值，通過數(shù)控增DAC寄器使ADC的擬信號輸入是接近全振幅。通過ADC采時(shí)鐘寄存器設(shè)定采時(shí)鐘工作（如果使用內(nèi)部時(shí)鐘頻率）。（3設(shè)置需收數(shù)據(jù)的總量：數(shù)據(jù)總量為的寄存器，足以滿足現(xiàn)有的雷達(dá)系統(tǒng)的需要，總數(shù)據(jù)寄存器必須是16的數(shù)。通過模式配置寄存器設(shè)置ADC高速數(shù)采集系統(tǒng)的操作模式：設(shè)置ADC的部觸發(fā)信號觸發(fā)模式（電平觸發(fā)或邊沿觸發(fā)），設(shè)置A采信號的軟件觸發(fā)或硬件觸發(fā)（即外部觸發(fā)），可以控制ADC采樣。設(shè)置觸發(fā)延遲時(shí)間：雷達(dá)系統(tǒng)的采樣時(shí)間觸發(fā)延時(shí)可以通過寄存器進(jìn)行設(shè)置根據(jù)觸發(fā)模塊觸發(fā)條件樣的數(shù)據(jù)量和單次觸發(fā)采樣數(shù)量產(chǎn)生觸發(fā)使能信號信號相當(dāng)于存寫能信號。計(jì)算機(jī)使用PCI主塊FIF0通實(shí)現(xiàn)采樣數(shù)據(jù)到計(jì)算機(jī)內(nèi)存的自動(dòng)傳輸。內(nèi)的FIF0道寫操作由完操由內(nèi)部控制器完成旦測到S5933WRFULL信號信滿信號是效的或主塊寫道不滿時(shí)則從非空傳雙時(shí)鐘FIFO讀數(shù)據(jù)，并寫入到的PI模塊的寫的據(jù)通道高速緩存塊數(shù)記錄SDRAM控器面有多少數(shù)據(jù)塊要發(fā)送，在寫入數(shù)據(jù)的一個(gè)塊中，SDRAM的速緩存塊數(shù)上升讀取從SDRAM數(shù)的一個(gè)塊速緩塊是減去。傳雙時(shí)鐘FIFO的控制由傳讀控制邏輯完成。傳讀控制邏輯，傳雙時(shí)鐘FIFO的控制由傳讀控制邏輯完成。傳讀控制邏輯只有在采集數(shù)據(jù)沒有傳輸完畢且傳雙時(shí)鐘FIF0非時(shí)，才啟動(dòng)wb讀線作，從SDRAM緩區(qū)讀取一個(gè)據(jù)塊并把該數(shù)據(jù)塊寫入傳雙時(shí)鐘中?？偩€仲裁模塊實(shí)現(xiàn)wb寫總線與讀線的仲裁，其采用固定優(yōu)先級的方式，寫線的優(yōu)先級比wb讀線的優(yōu)先級高，保證采樣數(shù)據(jù)的實(shí)時(shí)本地存儲。3.軟設(shè)為了提高數(shù)據(jù)傳輸速率，并降低了PU源占用，數(shù)據(jù)采集是通過使用PCI主動(dòng)控制方式來實(shí)現(xiàn)數(shù)據(jù)到計(jì)算機(jī)內(nèi)存的傳輸于S5933芯單次傳輸數(shù)據(jù)的最大數(shù)量所以如果你想連續(xù)發(fā)送大于MB的據(jù)，則需要多次啟動(dòng)主模式數(shù)據(jù)傳輸。在數(shù)據(jù)傳輸?shù)倪^程中，不行過程控制。軟件首先執(zhí)行總掃描，獲得芯片占用配置的空間地址，然后向操作系統(tǒng)申請用于收集數(shù)據(jù)被傳遞到計(jì)算機(jī)的存儲器的物理空間，并且將該地址映射到s5933PCI主備的物理空間。然后軟件配置S5933芯內(nèi)寄存器，包括DMA輸數(shù)據(jù)量和總傳特性等寄存器，并且可以使s5933PCI主操作。S5933待FPGA發(fā)采集數(shù)據(jù)，如果S5933內(nèi)寫芯片的通道不為空，則發(fā)起總線操作把數(shù)據(jù)傳遞到計(jì)算機(jī)內(nèi)存中根據(jù)實(shí)際雷達(dá)需求通過s5933的作對FPGA內(nèi)相關(guān)寄存器進(jìn)行配置置據(jù)采集系統(tǒng)相關(guān)參數(shù)觸發(fā)使能FPGA數(shù)。雷達(dá)信號的數(shù)據(jù)采集和存儲由硬件自動(dòng)完成，當(dāng)采樣數(shù)據(jù)到達(dá)S5933單數(shù)據(jù)傳輸量時(shí)，S5933計(jì)算機(jī)申請一個(gè)中斷軟件在中斷處理程序完取樣數(shù)據(jù)的讀取和庫存操作并且對采樣的數(shù)據(jù)進(jìn)行了相應(yīng)的處理，例如變換。在計(jì)算機(jī)進(jìn)行多次DMA數(shù)傳輸參數(shù)設(shè)置期間，數(shù)據(jù)采集卡的大容量的高速緩存以確保樣本數(shù)據(jù)存儲的無損失。性能析測試在本文中，數(shù)據(jù)采集系統(tǒng)的采樣頻率為兆到兆赫，可以動(dòng)態(tài)地按1兆Hz步進(jìn)行調(diào)整。采集系統(tǒng)來支持多個(gè)外部觸發(fā)模式，外部觸發(fā)方式由可編程邏輯器件動(dòng)態(tài)設(shè)計(jì)。板卡內(nèi)置的32內(nèi)儲器決定了有用信息的采集時(shí)間，在采樣頻率100赫時(shí)，有用信息獲取時(shí)間可以達(dá)到該采集系統(tǒng)可實(shí)時(shí)傳輸?shù)臄?shù)據(jù)量受可編程邏輯器件寄存器的大小的和計(jì)算機(jī)內(nèi)存的大小限制，該系統(tǒng)采用了位存器，能夠傳輸?shù)臄?shù)據(jù)理論總量為2個(gè)樣點(diǎn)，即GB。設(shè)計(jì)的數(shù)據(jù)采集系統(tǒng)經(jīng)過測試PCI傳速度是60/s（多次DMA數(shù)傳輸），在兆赫的工作率下為了實(shí)現(xiàn)雷達(dá)信息的實(shí)時(shí)采集達(dá)統(tǒng)的掃描周期與有用信息采集時(shí)間之比應(yīng)該大于本統(tǒng)涉及的雷達(dá)有用信息采樣時(shí)間為μs雷達(dá)掃描周期為us因此，在本文中，高速數(shù)據(jù)采集系能夠滿足雷達(dá)系統(tǒng)的實(shí)時(shí)存儲和傳輸?shù)男枨?。測試表明系信噪比超過分兆的模擬信號達(dá)統(tǒng)能夠滿足需求的性能。.束在本文中根據(jù)雷達(dá)信號的特性完成高速數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)系統(tǒng)可以完成實(shí)時(shí)雷達(dá)信號的采集和存儲，該系統(tǒng)的性達(dá)到了雷達(dá)的需求。由于采用可編程邏輯器件，所以該系統(tǒng)能夠滿足其他場合的需要。參文[1]張?zhí)N玉、王元祥、胡修林．高速數(shù)據(jù)采集系統(tǒng)中的存儲瓶頸問題及其解決[J]．微計(jì)算機(jī)應(yīng)用2007，28(6)：613．[2]張杰崇尉悅等速數(shù)據(jù)采集系統(tǒng)時(shí)鐘抖動(dòng)研究[J]中國科學(xué)術(shù)大學(xué)學(xué)報(bào)2005227231．[3]DaltND．onJitterRequirementsoftheSamplingforAnalog-t0-DigitalConveners[J]．oncircuitsandsystems2002，：1354-1360．[4]陳燕，王東輝·張鐵軍，等．基于WISHBONE的可兼容存儲器控制器設(shè)計(jì)[J]·計(jì)算機(jī)工程，2006，：240-242．[5]張，劉寄，伍衛(wèi)華·基于的高速數(shù)據(jù)采集卡控制設(shè)計(jì)[．重慶大學(xué)學(xué)報(bào)，，：69—73．ZhangYiYeJun(Specialopticalandtotheministryoflaboratoryofuniversity,Shanghai200072)t:

totherequirementsofsignalacquisition,designabit100collectionsystemPCIsystemcanrealize6GBofdatareal-timecollectionlogictotransmission.PCIusingmode,ratereached60MB/s,theratiotheat55dBMHzKeywordsthePCIcontroller;Programmabledevice;jitter.SummarizeWiththerapidofcommunication,andotherdealwithbandwidthanddynamicrangeismoretheDACprecisiondemandishigherhigher.speedprecisionthebecomingandmoretherefore,howimprovedatabandwidthacquisitiondesign.systemofdataacquisitionclockfrequencyisMHZ,foratleast10bitDACfrequency.WhilethetherequirementofthetransmissionofButradarsignalmakeonlypartthem.Asin1,therefore,longcollectionandstorageusefulcanrealizethereal-timeradarsignal1Accordingtotheofradarsignalcollectionstorage,dataacquisitionThethePCIarethelargecapacityacquisitionbythecardinformationusefulforinformationacquisitionsignalcardThecollectionsystemisdividedintothefollowingfourparts:Partanalogclockmodule,Datamodule.Asshownfigure2.22.1signalmodulationAnalogbeforetheanalogsignalcontrolanddistribution.preinputsignalofrealizedusingAD9631low-passfilteringsignal.Inradarsystem,scanningtargetanddifferentradarsignaldifferent,inorderthesignal-to-noiseratioofacquisitionmakethesimulationofADCsignalamplitudeistofullSoaftervoltage-controlledgainamplifierAD603therangeofADCinputVoltagecontrolledgainunder90MHz,itsscopeofgain-11dB30dB.Thecontrolofchipisbya8bitDAC,DACselectMAX503MAXIMthedigitalinputisproducedbytheFPGAcontrolandchips.acquisitionsystemoftheADC12bit100MHzofADsignal45MHzaratioofADCsignalfordifferentialinput,thevoltagecontrolledgainsingle-endedanalogsignalsdifferencechipconnectedtoADCchip,bitADCdigitalconnected2.2IntoacquisitionthesamplingclockchipbefromfromtheinternalchoiceofthesamplingclockistheboardwireThroughSMAconnectorisconnectedtotheexternaltheexternalsignalintoADCsamplingneedtothereforetheexternalclockbylevelconversionMClOELl6connectedtotheTheADCinternalclockproducedbymoduleofthesystem.NCclockThedeviceclockthe25MHz400forPECL,bedirectlyconnectedtoADCsamplingclock.Theofsynthesizer11digitalcanaccuratetoadjustoutputclockprecisionlMHz.11signaldataacquisitionsystem,insystem,clockaveryimportantletter.Differentclockjitterlarge.inputbandwidthisjittersignal-to-noiseratioofthesystembeThequantizationnoiseintoconsideration"1,rightInthe12bitADC,theisMHz,signal-to-noiseclockin3,theofclockycoordinateforthesignal-to-noiseofthebefigure3,toADCsystemtonoiseratiogreaterthanclockmustwithinps,losstheexternalwilltheperformanceoftheinthisclockjitterpeakmaximum25ps,jitterRMS10meetsofIfwantusetheexternallowofclock32.3HighspeeddatamoduleADCstorageisaCycloneFPGAcontrol.Logicalinfigure4DatasystemMT48LC4M16A2SDRAM2upasaofmemory.ParallelSDRAMwideis32bit,ofMB,theclockfrequencyofMHz.SRAMchipSDRAMhavehigherworkingspeed,providesflexibilityforsystemInordertransmissionbandwidthSDRAM,thebreakinglengthofSDRAMcontroller(burstlength)Theburstintothefullpageread/writetheburstbitADCcomeMHztriggersignalwrittendepositoftheADCdataflowcontrolextendtheltimes,extendedbitsamplingdatatosavememorycontroldetectsthattheinFIF0getsreadtheremainingFIFOand24bitwishbone(wb)14busdatatransfertotheSDRAMbythedatatotheSDRAMSDRAMAlthoughchipbuswidthis32bit,theuseofonly24bit,SDRAMbusMB/s.refreshoverhead,actuallycan200MB/s,andADCsamplingdatabandwidthisMB/s,istosatisfyreal-timesamplingdataSDRAMcapacityof2widebit.actionsincludeSDRAMrefresh,readandoperations,storagemoduleoutputisstoredinreal-timeSDRAM,FIF0completespeedandwithintheFPGAcontrolmoduleisresponsibleforSDRAMcontrollerbywrites,SDRAMcontrolleradoptsburstsomodulemusttransmittedtoSDRAMasamplingdata(16),ThisrequiresADCtransfertheamountdatathatbeinof16,alsotoactualInordertoperformanceofwboncemodulestoragedatainthegreaterthanequaltoblock,startthebusInentiredatasystem,SDRAMisstoredintheformofsamplingefficiencyoftheuseofSDRAM,simplifieslogicof2.4andtriggerAMCCcompanys5933PCIdevicesthekindoffunctionisstrong,flexiblePCIcontrollerchip.ItthePCIlocalbusspecificationl,candobusdevice,andcanbusmasterfortransmission.threebusADDONandexternalNVRAMThePCIbusandconnectedPCIbususertheADDONbusinterfaceofFIF0PATHTHRUtocommunicatewithbusbyusingTHRUClientFIFOthroughbusmemory.s5933PASS.TRUoperationcontrolofFPGAputerPCIaddressTHRUdefineazone,s5933tothePATHofFPGA-TRUanddecodinglogiccontrolPATH-TRUanddecodinglogictodeterminetheoperatingPATH-signalsTRUorwriteoperation,obtainPATH-THRUoperatingaddressstoredins5933-TRUregisters).FPGAPATH-THRUaddressforthedifferentregisters.s5933PASS.TRUoperationcontrolofFPGAputerPCIaddressTHRUdefineazone,s5933tothePATHofFPGA-TRUanddecodinglogiccontrolPATH-TRUanddecodinglogictodeterminetheoperatingPATH-signalsTRUorwriteoperation,obtainthePATH-THRUoperatingaddressaddressstoredins5933-TRUregisters).FPGAPATH-THRUaddressforthedifferentregisters.tosignalscollected,throughncgainDACregisterADCinputinputisfullamplitude.theADCsamplingclockADCclock(ifclockfrequency.setADCgatheramountofdatavolumefor32-bitregisters,needsoftheexistingtotaldataregistersmustmultipleof16.theconfigurationsettingtheoftheADChigh-speeddatasystem:settheADCexternalsignalmode(leveltriggerADCsamplingsignalstriggertrigger(thattheexternaltrigger),cancontroltheADCsampling.setsthedelayperiod:radarsystemtriggerdelayofsamplingtimebesettheTriggeraccordingtriggercondition,amountandtriggersamplingtheequivalentFIF0writeenablemainmoduleFIF0automaticsamplingdatatheS5933FIF0withinwriteoperationsperformedFPGA,thereadoperationbycontrollerOncedetectedWRFULLtranscriptionmodule(F1F0channelfullinvalid,ormodulechannelsisnotfull,theclocktheairborne,andthewrittenmainFIFOwrittenCacherecordSDRAMcontrollerinsidehowbetransmitted,inatheSDRAMblocknumberl,adatafromSDRAM,l.Doublecapacityof2ratedatabufferimplementation,readingandwriting.PreachdualclockFIFOwritecontrolreadcontrollogic.readonlyintocompletelogicclockisfullwbbusadatabufferanddataintothedualWishbonebusarbitrationmodulewbanditwithpriority,busprioritythanreadpriority,guaranteethereal-timesamplingdesignIntoimprovetransmissionandreducingthenumberofresources,wayofdatatheHoweverbecauses5933singlemaximumamountdatatransferredsoifyouisthanofthenthemainforInprocessofdatatransmission,doesnotcarrycontrol.Softwarebusfirst,obtainPCIspaceandapplytosystemforgatheringphysicalmemory,addressistophysicalspacedevices.ThensoftwareconfigurationS5933internalregisters,includingtheDMAtransferdataamountandPCIcharacteristicsasandmakes5933PCIwaitingforFPGAsendifs5933writenotarelaunchingbusoperationpassthetoTRUtotherequirementsofradaroperationonFPGArelatedconfiguration,setofdataandmakeFPGAdatacollection.Radarsignaldataacquisitionandofthesamplingreachess5933datatransmissionamount,aninterruptforcomputer.Softwareintheandinventoryoperations,datacarryontheprocessing,suchastransformation.IntheduringtheformultipleDMAtransmission,datacardlarge-capacityensurethesampledatawithoutlossofstorage.Performanceandt