電子技術基礎數(shù)字部分

4.4.5算術運算電路11011001+011010011半加：在兩個1位二進制數(shù)相加時，不考慮低位來的進位的相加

全加：在兩個二進制數(shù)相加時，考慮低位進位的相加

加法器分為半加器和全加器兩種。半加器全加器1、半加器和全加器兩個4位二進制數(shù)相加:（1）、1位半加器（HalfAdder）

不考慮低位進位，將兩個1位二進制數(shù)A、B相加的器件。

半加器的真值表邏輯表達式1000C011110101000SBA

半加器的真值表圖4.5.1（b）BABAS+==AB如果用與非門實現(xiàn)最少要幾個門?C=AB

邏輯圖（2）全加器（FullAdder）

1110100110010100全加器真值表全加器能進行加數(shù)、被加數(shù)和低位來的進位信號相加，并根據(jù)求和結果給出該位的進位信號。111011101001110010100000CiSiCi-1BiAi邏輯表達式（用與或非門實現(xiàn)）采用包圍0的方法進行化簡得：

邏輯圖共用了12個邏輯門!

設計一個一位全加器如何用盡量少的門電路組成全加器?邏輯圖如何用74HC151\74HC138設計全加器?如何用兩個半加器加上合適的邏輯門構成一個全加器?加法器的應用1110100110010100全加器真值表111011101001110010100000CiSiCi-1BiAiAi

Bi

Ci-1有奇數(shù)個1時，S為1；AiBiCi-1有偶數(shù)個1以及全為0時，S為0。-----用全加器組成三位二進制代碼奇偶校驗器用全加器組成八位二進制代碼奇校驗器，電路應如何連接？Ai

Bi

Si

∑CI

CO

Ai

Bi

Si

∑CI

CO

Ai

Bi

Si

∑CI

CO

Ai

Bi

Si

∑CI

CO

b0b1b2b3b4b5b6b7L全加器組成的八位二進制代碼奇校驗器111011101001110010100000LSi-1Si-2Si-301101010（1）串行進位加法器如何用1位全加器實現(xiàn)兩個四位二進制數(shù)相加？

A3

A2A1

A0+B3

B2

B1

B0=?低位的進位信號送給鄰近高位作為輸入信號，采用串行進位加法器運算速度不高。2、多位數(shù)加法器11011001+0110100110定義兩個中間變量Gi和Pi：Gi=AiBi（進位產生變量）

（2）超前進位加法器

提高運算速度的基本思想：設計進位信號產生電路，在輸入每位的加數(shù)和被加數(shù)時，同時獲得該位全加的進位信號，而無需等待最低位的進位信號。定義第i位的進位信號（Ci

）：Ci=Gi＋PiCi-1（進位傳輸變量）

4位全加器進位信號的產生：C0=G0+P0C-1

C1=G1+P1C0C1=G1+P1G0+P1P0C-1

C2=G2+P2C1

C2=G2+P2G1+P2P1G0+P2P1P0C-1

C3=G3+P3C2=G3+P3(G2+P2C1)=G3+P3G2+P3P2C1

=G3+P3G2+P3P2(G1+P1C0)

C3=G3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0C-1[Gi=AiBiCi=Gi＋Pi

Ci-1集成超前進位產生器74LS182邏輯圖邏輯符號超前進位集成4位加法器74LS283

邏輯符號

74HC283引腳圖74HC283邏輯圖超前進位加法器74HC283的應用例

用兩片74HC283構成一個8位二進制數(shù)加法器。在片內是超前進位，而片與片之間是串行進位。8421碼輸入余3碼輸出1100例

用74HC283構成將8421BCD碼轉換為余3碼的碼制轉換電路。8421碼余3碼000000010010001101000101

CO超前進位加法器74HC283的應用3、

減法運算

在實際應用中，通常是將減法運算變?yōu)榧臃ㄟ\算來處理，即采用加補碼的方法完成減法運算。這里只討論數(shù)值碼，即數(shù)碼中不包括符號位。運用全加器采用加補碼完成減法運算。A-B轉換為A加B的補碼1）AB0的情況。2）AB<0的情況。結果表明，在A–B0時，如加補進位信號為1，所得的差就是差的原碼。在A–B<0時，如加補的進位信號為0，所得的差是差絕對值的補碼。A=0101，B=0001A=0001，B=0101

10100

01100

3、

減法運算

減法器的電路要求:2、無論A、B的大小關系如何，運算結果要是差值的絕對值的原碼。1、A-B變換為A加B的補碼的加法運算在A–B0時，如加補進位信號為1，所得的加補和就是差的原碼。----將加補的和數(shù)直接作差值輸出。在A–B<0時，如加補的進位信號為0，所得的加補和是差絕對值的補碼。----將加補的和數(shù)求補,作差值輸出。在A–B0時，加補進位信號為1，所得的差就是差絕對值的原碼。C0=1,將加0000后輸出。D3D2D1D0在A–B<0時，加補的進位信號為0，所得的差是差絕對值的補碼。C0=0,將求補后輸出(求反加1)。D3D2D1D01、A-B變換為A加B的補碼的加法運算。2、運算結果要是差值的絕對值的原碼。0110求補后輸出直接輸出

A–B<0A–B0一、數(shù)字電路的發(fā)展與可編程器件的出現(xiàn)概述集成度：高效、低耗、高精度、高穩(wěn)定、智能化。VLSICLSICSSICMSIC4.5組合可編程邏輯器件專用型：ASIC（ApplicationSpecificIntegratelCircuit)邏輯功能：通用型：54/74系列、74HC系列、74HCT系列等隨系統(tǒng)規(guī)模擴大：焊點多，可靠性下降功耗增加、成本升高占用空間擴大要承擔設計風險、周期長、成本高可編程器件

(PLD:ProgrammableLogicDevice）系統(tǒng)設計師們希望自己設計ASIC芯片，縮短設計周期，能在實驗室設計好后，立即投入實際應用。二、PLD的發(fā)展態(tài)勢向低電壓和低功耗方向發(fā)展，

5V3.3V2.5V1.8V更低向高集成度、高速度方向發(fā)展集成度已達到400萬門以上向數(shù)、模混合可編程方向發(fā)展向內嵌多種功能模塊方向發(fā)展(SoC)RAM，ROM，DSP，CPU等三、PLD的性能特點1、邏輯功能強：

PLD如一堆積木，它能完成任何數(shù)字器件的功能，用戶可以自己設計上至高性能CPU,下至簡單的MSIC電路。2、集成度高：可以替代多至幾千塊通用IC芯片,極大減小電路的面積和電路連接，從而大大降低功耗，提高抗干擾能力，和可靠性。3、設計方法靈活：可通過傳統(tǒng)的原理圖輸入法或是硬件描述語言，自由的設計一個數(shù)字系統(tǒng)。使用PLD器件設計的系統(tǒng)，可以不受標準系列器件在邏輯功能上的限制。4、具有完善先進的開發(fā)工具：提供語言、圖形等設計方法，十分靈活通過仿真工具來驗證設計的正確性7、使用方便：反復地擦除、編程，方便設計的修改和升級。6、系統(tǒng)具有加密功能：設計者在設計時選中加密項，可編程邏輯器件就被加密，器件的邏輯功能無法被讀出，有效地防止邏輯系統(tǒng)被抄襲。5、系統(tǒng)處理速度高：用PLD與或兩級結構實現(xiàn)任何邏輯功能，所需的邏輯級數(shù)少。這不僅簡化了系統(tǒng)設計，而且減少了級間延遲，提高了系統(tǒng)的處理速度。PROMPLAPALGALEPLDCPLDFPGA可編程邏輯器件（PLD）1、按集成密度劃分四、可編程邏輯器件的分類低密度可編程邏輯器件（LDPLD）（1000門以下）高密度可編程邏輯器件（HDPLD）（1000門以上）2、按結構特點劃分四、可編程邏輯器件的分類(續(xù))基于門陣列結構的器件－－單元型FPGA基于與或陣列結構的器件－－陣列型PROM，EEPROM，PAL，GAL，CPLDCPLD的代表芯片如：Altera的MAX系列世界著名廠家及網址

FPGA的發(fā)明者，最大的PLD供應商之一

最大的PLD供應商之一

提供軍品及宇航級產品

ISP技術的發(fā)明者4.5.1PLD的結構、表示方法與門陣列或門陣列乘積項和項PLD主體輸入電路輸入信號互補輸入輸出電路輸出函數(shù)反饋輸入信號

可由或陣列直接輸出，構成組合輸出通過寄存器輸出，構成時序方式輸出1、PLD的基本結構與門陣列或門陣列乘積項和項互補輸入門陣列的每個交叉點都是一個“單元”。(1)連接方式PLD的邏輯符號表示方法(2)基本門電路的表示方式L=A?B?C與門或門ABCDL

AB

C&

L

AB

C≥1L

DL=A+B+C+D

三態(tài)輸出緩沖器輸出恒等于0的與門輸出為1的與門輸入緩沖器(3)編程連接技術

PLD表示的與門熔絲工藝的與門原理圖VCC+(5V)R

3kWL

D1

D2

D3

A

B

C

高電平A、B、C有一個輸入低電平0VA、B、C三個都輸入高電平+5V5V0V5V低電平5V5V5V

L

VCC

A

B

C

D

L=A·B·C連接連接連接斷開A、B、C中有一個為0A、B、C都為1輸出為0；輸出為1。斷開連接連接斷開XX器件的開關狀態(tài)不同,電路實現(xiàn)的邏輯函數(shù)也就不同。100000CMOS工藝的與門原理(4)浮柵MOS管開關用不同的浮柵MOS管連接的PLD，編程信息的擦除方法為:SIMOS管連接的PLD，采用紫外光照射擦除；FlotoxMOS管和Flash疊柵MOS管，采用電擦除方法。浮柵MOS管疊柵注入MOS(SIMOS)管浮柵隧道氧化層MOS(FlotoxMOS)管快閃(Flash)疊柵MOS管

當浮柵上帶有負電荷時，使得MOS管的開啟電壓變高，如果給控制柵加上VT1控制電壓，MOS管仍處于截止狀態(tài)。

當浮柵上沒有電荷時，給控制柵加上大于VT1的控制電壓

，MOS管導通。a.疊柵注入MOS(SIMOS)管25V25VGND5V5VGND

iD

VT1

VT2

vGS

浮柵無電子

O

編程前

iD

VT1

VT2

vGS

浮柵無電子

浮柵有電子

O

編程前

編程后

5V5VGND5V5VGND導通截止若要擦除，可用紫外線或X射線，距管子2厘米處照射15-20分鐘。斷開連接連接斷開L=A?B?CL=A?C連接連接連接斷開---使浮柵帶電浮柵延長區(qū)與漏區(qū)N+之間的交疊處有一個厚度約為80A(埃)的薄絕緣層——隧道區(qū)。當隧道區(qū)的電場強度大到一定程度，使漏區(qū)與浮柵間出現(xiàn)導電隧道，形成電流將浮柵電荷泄放掉。隧道MO