組合邏輯電路演示

（優(yōu)選）第章組合邏輯電路ppt講解當(dāng)前1頁，總共107頁。

本章知識要點(diǎn)組合邏輯電路的基本概念組合邏輯電路分析

組合邏輯電路設(shè)計(jì)

組合邏輯電路中的競爭與險(xiǎn)象

常用中規(guī)模組合邏輯器件及應(yīng)用當(dāng)前2頁，總共107頁。4.1

基本概念一．定義若邏輯電路在任何時(shí)刻產(chǎn)生的穩(wěn)定輸出值僅僅取決于該時(shí)刻各輸入值的組合，而與過去的輸入值無關(guān)，則稱為組合邏輯電路。二．結(jié)構(gòu)

圖中，X1,X2，…，Xn是電路的n個(gè)輸入信號，F(xiàn)1,F2,…，F(xiàn)m

是電路的m個(gè)輸出信號。輸出信號是輸入信號的函數(shù)。當(dāng)前3頁，總共107頁。

三.描述

組合電路的功能可用一組邏輯函數(shù)表達(dá)式進(jìn)行描述，函數(shù)表達(dá)式可表示為

Fi=fi(X1,X2，…，Xn)i=1,2,…,m

組合電路具有兩個(gè)特點(diǎn)：

①由邏輯門電路組成，不包含任何記憶元件；

②信號是單向傳輸?shù)模淮嬖诜答伝芈?。?特點(diǎn)當(dāng)前4頁，總共107頁。

4.2組合邏輯電路分析

所謂邏輯電路分析，是指對一個(gè)給定的邏輯電路，找出其輸出與輸入之間的邏輯關(guān)系。

目的：了解給定邏輯電路的功能，評價(jià)設(shè)計(jì)方案的優(yōu)劣，吸取優(yōu)秀的設(shè)計(jì)思想、改進(jìn)和完善不合理方案等。當(dāng)前5頁，總共107頁。一般步驟：

1．寫出輸出函數(shù)表達(dá)式

2．輸出函數(shù)表達(dá)式化簡

3．列出輸出函數(shù)真值表

4．功能評述

4.2.1

分析的一般步驟當(dāng)前6頁，總共107頁。

1.寫出輸出函數(shù)表達(dá)式

根據(jù)邏輯電路圖寫輸出函數(shù)表達(dá)式時(shí)，一般從輸入端開始往輸出端逐級推導(dǎo)，直至得到所有與輸入變量相關(guān)的輸出函數(shù)表達(dá)式為止。即：輸入輸出2.化簡輸出函數(shù)表達(dá)式

目的：①簡單、清晰地反映輸入和輸出之間的邏輯關(guān)系；②簡化電路結(jié)構(gòu)，獲得最佳經(jīng)濟(jì)技術(shù)指標(biāo)。當(dāng)前7頁，總共107頁。

4.功能評述

概括出對電路邏輯功能的文字描述，并對原電路的設(shè)計(jì)方案進(jìn)行評定，必要時(shí)提出改進(jìn)意見和改進(jìn)方案。3.列出輸出函數(shù)真值表

真值表詳盡地給出了輸入、輸出取值關(guān)系，能直觀地反映電路的邏輯功能。當(dāng)前8頁，總共107頁。

4.2.2分析舉例

例1

分析下圖所示組合邏輯電路。

解

①根據(jù)邏輯電路圖寫出輸出函數(shù)表達(dá)式

當(dāng)前9頁，總共107頁。

②化簡輸出函數(shù)表達(dá)式

假定采用代數(shù)法化簡輸出函數(shù)表達(dá)式③列出真值表

真值表A

B

CF0

0

00

0

10

1

00

1

11

0

01

0

11

1

01

1

101111110當(dāng)前10頁，總共107頁。

④功能評述

該電路具有檢查輸入信號取值是否一致的邏輯功能，一旦輸出為1，則表明輸入不一致。通常稱該電路為“不一致電路”。

分析可知，該電路的設(shè)計(jì)方案不是最簡的。根據(jù)簡化函數(shù)表達(dá)式，可畫出實(shí)現(xiàn)給定功能的簡化邏輯電路圖。當(dāng)前11頁，總共107頁。

例2

分析下圖所示邏輯電路。解

寫出輸出函數(shù)表達(dá)式當(dāng)前12頁，總共107頁。

用代數(shù)法化簡輸出函數(shù)如下：列出真值表：ABSC0001101100101001當(dāng)前13頁，總共107頁。

由真值表可以看出，若將A、B分別作為一位二進(jìn)制數(shù)，則S是A、B相加的“和”，而C是相加產(chǎn)生的“進(jìn)位”。該電路稱作“半加器”，它能實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)加法運(yùn)算。

半加器已被加工成小規(guī)模集成電路，其邏輯符號如右圖所示。

思考：可用何種芯片實(shí)現(xiàn)？當(dāng)前14頁，總共107頁。

解

寫出該電路輸出函數(shù)表達(dá)式

例3分析下圖所示組合邏輯電路，已知輸入為8421碼，說明該電路功能。當(dāng)前15頁，總共107頁。

列出真值表ABCDWXYZABCDWXYZ00000001001000110100001101000101011001110101011001111000100110001001101010111100功能：8421碼轉(zhuǎn)換成余3碼！當(dāng)前16頁，總共107頁。

根據(jù)問題要求完成的邏輯功能，求出在特定條件下實(shí)現(xiàn)給定功能的邏輯電路，稱為邏輯設(shè)計(jì)，又叫做邏輯綜合。

邏輯電路邏輯功能分析設(shè)計(jì)4.3組合邏輯電路設(shè)計(jì)當(dāng)前17頁，總共107頁。

●建立給定問題的邏輯描述

●求出邏輯函數(shù)最簡表達(dá)式

●選擇器件并對表達(dá)式變換

●畫出邏輯電路圖

注意：根據(jù)實(shí)際問題難易和設(shè)計(jì)者熟練程度，有時(shí)可跳過其中的某些步驟。設(shè)計(jì)過程可視具體情況靈活掌握。設(shè)計(jì)的一般步驟當(dāng)前18頁，總共107頁。

設(shè)計(jì)舉例

解

分析:

“多數(shù)表決電路”是按照少數(shù)服從多數(shù)的原則對某項(xiàng)決議進(jìn)行表決，確定是否通過。

令：

邏輯變量A、B、C---分別代表參加表決的3個(gè)成員。并約定邏輯變量取值為0表示反對，取值為1表示贊成；

邏輯函數(shù)F----表示表決結(jié)果。F取值為0表示被否定，F(xiàn)取值為1表示通過。

按照少數(shù)服從多數(shù)的原則可知，函數(shù)和變量的關(guān)系是：當(dāng)3個(gè)變量A、B、C中有2個(gè)或2個(gè)以上取值為1時(shí)，函數(shù)F的值為1，其他情況下函數(shù)F的值為0。

例1

設(shè)計(jì)一個(gè)三變量“多數(shù)表決電路”。當(dāng)前19頁，總共107頁。

①建立給定問題的邏輯描述

假定采用“真值表法”，可作出真值表如下：

由真值表可寫出函數(shù)F的最小項(xiàng)表達(dá)式為

F(A,B,C)=∑m(3,5,6,7)ABCF00000101001110010111011100010111當(dāng)前20頁，總共107頁。

②求出邏輯函數(shù)的最簡表達(dá)式

作出函數(shù)F(A,B,C)=∑m(3,5,6,7)的卡諾圖如下：③選擇邏輯門類型并進(jìn)行邏輯函數(shù)變換

假定采用與非門構(gòu)成實(shí)現(xiàn)給定功能的電路，則應(yīng)將上述表達(dá)式變換成“與非-與非”表達(dá)式。即當(dāng)前21頁，總共107頁。

④畫出邏輯電路圖

由函數(shù)的“與非-與非”表達(dá)式，可畫出實(shí)現(xiàn)給定功能的邏輯電路圖如下：

真值表法的優(yōu)點(diǎn)是規(guī)整、清晰；缺點(diǎn)是不方便，尤其當(dāng)變量較多時(shí)十分麻煩。

設(shè)計(jì)中常用的另一種方法是“分析法”，即通過對設(shè)計(jì)要求的分析、理解，直接寫出邏輯表達(dá)式。當(dāng)前22頁，總共107頁。

例2

設(shè)計(jì)一個(gè)比較兩個(gè)三位二進(jìn)制數(shù)是否相等的數(shù)值比較器。①建立給定問題的邏輯描述

由于二進(jìn)制數(shù)A和B相等，必須同時(shí)滿足a3=b3、a2=b2、a1=b1，而二進(jìn)制中ai=bi只有ai和bi同時(shí)為0或者同時(shí)為1兩種情況，可用表示，因此，該問題可用邏輯表達(dá)式描述如下：

解令：兩個(gè)3位二進(jìn)制數(shù)分別為A=a3a2a1，B=b3b2b1，比較結(jié)果為函數(shù)F。當(dāng)A=B時(shí)，F(xiàn)為1；否則F為0。

顯然，該電路有6個(gè)輸入變量，1個(gè)輸出函數(shù)。當(dāng)前23頁，總共107頁。

②求出邏輯函數(shù)最簡表達(dá)式

假定將上述邏輯表達(dá)式展開成“與-或”表達(dá)式，則表達(dá)式中包含8個(gè)6變量“與項(xiàng)”。

③選擇邏輯門類型并進(jìn)行邏輯函數(shù)變換

假定采用異或門和或非門實(shí)現(xiàn)給定功能，可將邏輯表達(dá)式作如下變換：若用與非門實(shí)現(xiàn)給定功能，需要多少個(gè)與非門？當(dāng)前24頁，總共107頁。

④畫出邏輯電路圖根據(jù)變換后的表達(dá)式可畫出邏輯電路圖如下：當(dāng)前25頁，總共107頁。

一.多輸出函數(shù)的組合邏輯電路設(shè)計(jì)

實(shí)際問題中，大量存在著由同一組輸入變量產(chǎn)生多個(gè)輸出函數(shù)的問題，實(shí)現(xiàn)這類問題的組合邏輯電路稱為多輸出函數(shù)的組合邏輯電路。

設(shè)計(jì)多輸出函數(shù)的組合邏輯電路時(shí)，應(yīng)該將多個(gè)輸出函數(shù)當(dāng)作一個(gè)整體考慮，而不應(yīng)該將其截然分開。

多數(shù)出組合電路達(dá)到最簡的關(guān)鍵是在函數(shù)化簡時(shí)找出各輸出函數(shù)的公用項(xiàng)，使之在邏輯電路中實(shí)現(xiàn)對邏輯門的“共享”，從而達(dá)到電路整體結(jié)構(gòu)最簡。4.3.3設(shè)計(jì)中幾個(gè)實(shí)際問題的處理

當(dāng)前26頁，總共107頁。

例如：當(dāng)前27頁，總共107頁。

解

全加器：能對兩個(gè)1位二進(jìn)制數(shù)及來自低位的“進(jìn)位”進(jìn)行相加，產(chǎn)生本位“和”及向高位“進(jìn)位”的邏輯電路。

可見，全加器有3個(gè)輸入變量，2個(gè)輸出函數(shù)！

例1

設(shè)計(jì)一個(gè)全加器（邏輯門自選）。

設(shè)：被加數(shù)、加數(shù)及來自低位的“進(jìn)位”分別用變量Ai、Bi及Ci-1表示，相加產(chǎn)生的“和”及“進(jìn)位”用Si和Ci表示。

當(dāng)前28頁，總共107頁。

設(shè)：被加數(shù)、加數(shù)及來自低位的“進(jìn)位”分別用變量Ai、Bi及Ci-1表示，相加產(chǎn)生的“和”及“進(jìn)位”用Si和Ci表示。

根據(jù)二進(jìn)制加法運(yùn)算法則可列出全加器的真值表如下表所示。輸出函數(shù)表達(dá)式：Si(Ai，Bi，Ci-1)=∑m(1,2,4,7)

Ci(Ai，Bi，Ci-1)=∑m(3,5,6,7)AiBiCi-1SiCi0000010100111001011101110010100110010111當(dāng)前29頁，總共107頁。

可作出相應(yīng)函數(shù)卡諾圖如下：經(jīng)化簡后的輸出函數(shù)表達(dá)式為：其中，Si的標(biāo)準(zhǔn)“與-或”式即最簡“與-或”式！當(dāng)前30頁，總共107頁。

當(dāng)采用異或門和與非門構(gòu)成實(shí)現(xiàn)給定功能的電路時(shí)，可分別對表達(dá)式作如下變換：邏輯電路圖

該電路就單個(gè)函數(shù)而言，Ai、Ci均已達(dá)到最簡，但從整體考慮則并非最簡！當(dāng)前31頁，總共107頁。

當(dāng)按多輸出函數(shù)組合電路進(jìn)行設(shè)計(jì)時(shí)，可對函數(shù)Ci作如下變換：

經(jīng)變換后，Si（）

和Ci的邏輯表達(dá)式中有公用項(xiàng)。當(dāng)前32頁，總共107頁。

組成電路時(shí)可令2個(gè)輸出共享同一個(gè)異或門。芯片引腳圖：當(dāng)前33頁，總共107頁。

在某些實(shí)際問題中，常常由于輸入變量之間存在的相互制約或問題的某種特殊限定等，使得邏輯函數(shù)與輸入變量的某些取值組合無關(guān)，通常把這類問題稱為與包含無關(guān)條件的邏輯問題；描述這類問題的邏輯函數(shù)稱為包含無關(guān)條件的邏輯函數(shù)。二.包含無關(guān)條件的組合邏輯電路設(shè)計(jì)

無關(guān)最小項(xiàng)的概念：由于輸入變量之間存在的相互制約或問題的某種特殊限定，使輸出函數(shù)與某些變量取值無關(guān)，這些輸入取值組合對應(yīng)的最小項(xiàng)稱為無關(guān)最小項(xiàng)，簡稱為無關(guān)項(xiàng)或者任意項(xiàng)。當(dāng)前34頁，總共107頁。

例如，假定用A、B、C表示計(jì)算器中的＋、－、×運(yùn)算，并令變量取值1執(zhí)行相應(yīng)運(yùn)算，則A、B、C三個(gè)變量不允許兩個(gè)或兩個(gè)以上同時(shí)為1。即

A、B、C只允許出現(xiàn)000，001，010，100四種取值組合，不允許出現(xiàn)011，101，110，111四種組合。即包含無關(guān)最小項(xiàng)、、、。與A、B、C相關(guān)的邏輯函數(shù)稱為包含無關(guān)條件的邏輯函數(shù)。

當(dāng)采用“最小項(xiàng)之和”表達(dá)式描述一個(gè)包含無關(guān)條件的邏輯問題時(shí)，函數(shù)表達(dá)式中是否包含無關(guān)項(xiàng)，以及對無關(guān)項(xiàng)是令其值為1還是為0，并不影響函數(shù)的實(shí)際邏輯功能。

注意：在化簡這類邏輯函數(shù)時(shí)，利無關(guān)項(xiàng)用隨意性往往可以使邏輯函數(shù)得到更好地簡化，從而使設(shè)計(jì)的電路達(dá)到更簡！當(dāng)前35頁，總共107頁。

解

設(shè)輸入變量為ABCD，輸出函數(shù)為F，當(dāng)ABCD表示的十進(jìn)制數(shù)為合數(shù)(4、6、8、9)時(shí)，輸出F為1，否則F為0。

因?yàn)榘凑沼?碼的編碼規(guī)則，ABCD的取值組合不允許為0000、0001、0010、1101、1110、1111，故該問題為包含無關(guān)條件的邏輯問題，與上述6種取值組合對應(yīng)的最小項(xiàng)為無關(guān)項(xiàng)，即在這些取值組合下輸出函數(shù)F的值可以隨意指定為1或者為0，通常記為“d”。

例設(shè)計(jì)一個(gè)組合邏輯電路，用于判別以余3碼表示的1位十進(jìn)制數(shù)是否為合數(shù)。當(dāng)前36頁，總共107頁。

根據(jù)分析，可建立描述該問題的真值表如下:

由真值表可寫出F的邏輯表達(dá)式為

F(A,B,C,D)=∑m(7,9,11,12)+∑d(0,1,2,13,14,15)ABCDFABCDF00000001001000110100010101100111ddd000011000100110101011110011011110111101011ddd當(dāng)前37頁，總共107頁。

若不考慮無關(guān)項(xiàng)，則函數(shù)F的最簡式為

若考慮無關(guān)項(xiàng)，則函數(shù)F的最簡式為顯然，后一個(gè)表達(dá)式比前一個(gè)更簡單！當(dāng)前38頁，總共107頁。

假定采用與非門實(shí)現(xiàn)給定邏輯功能，可將F的最簡表達(dá)式變換成“與非-與非”表達(dá)式：相應(yīng)的邏輯電路圖：

設(shè)計(jì)包含無關(guān)條件的組合邏輯電路時(shí)，恰當(dāng)?shù)乩脽o關(guān)項(xiàng)進(jìn)行函數(shù)化簡，通?？墒乖O(shè)計(jì)出來的電路更簡單。當(dāng)前39頁，總共107頁。

三.無反變量提供的組合邏輯電路設(shè)計(jì)

在某些問題的設(shè)計(jì)中，為了減少各部件之間的連線，在邏輯電路的輸入端只提供原變量，不提供反變量。

設(shè)計(jì)這類電路時(shí)，若直接用非門將原變量轉(zhuǎn)換成相應(yīng)的反變量，則處理結(jié)果往往是不經(jīng)濟(jì)的。因此，通常進(jìn)行適當(dāng)?shù)淖儞Q，以便盡可能減少非門數(shù)量。當(dāng)前40頁，總共107頁。

相應(yīng)邏輯電路如右圖所示。共用了9個(gè)邏輯門。例

輸入不提供反變量時(shí)，用與非門實(shí)現(xiàn)如下邏輯函數(shù)。

解

因?yàn)榻o定函數(shù)已經(jīng)是最簡“與-或”表達(dá)式，故可直接變換成“與非-與非”表達(dá)式。當(dāng)前41頁，總共107頁。

如果對函數(shù)F的表達(dá)式作如下整理，即

可得到相應(yīng)的邏輯電路如右圖所示。僅用了5個(gè)邏輯門。

顯然，此圖比上幅圖更簡單、合理！然而，不是所有表達(dá)式都能變換的，有的問題需要更主動(dòng)！當(dāng)前42頁，總共107頁。

信號經(jīng)過任何邏輯門和導(dǎo)線都會產(chǎn)生時(shí)間延遲，因而當(dāng)電路所有輸入達(dá)到穩(wěn)定狀態(tài)時(shí)，輸出并不是立即達(dá)到穩(wěn)定狀態(tài)。一般來說，延遲時(shí)間對數(shù)字系統(tǒng)是一個(gè)有害的因素。例如，使得系統(tǒng)操作速度下降，引起電路中信號的波形參數(shù)變壞，以及產(chǎn)生競爭險(xiǎn)象等問題。下面對后一個(gè)問題進(jìn)行討論。

邏輯電路中各路徑上延遲時(shí)間的長短與信號經(jīng)過的門的級數(shù)有關(guān)，與具體邏輯門的時(shí)延大小有關(guān)，還與導(dǎo)線的長短有關(guān)，因此，輸入信號經(jīng)過不同路徑到達(dá)輸出端的時(shí)間有先有后，這種現(xiàn)象稱為競爭現(xiàn)象。4.3.1競爭現(xiàn)象與險(xiǎn)象的產(chǎn)生

4.4組合邏輯電路中的險(xiǎn)象當(dāng)前43頁，總共107頁。

競爭：由于延遲時(shí)間的影響，使得輸入信號經(jīng)過不同路徑到達(dá)輸出端的時(shí)間有先有后，這一現(xiàn)象稱為競爭。通常，可以更廣義地把競爭理解為多個(gè)信號到達(dá)某一點(diǎn)有時(shí)差的現(xiàn)象。

竟?fàn)幍念愋停焊偁幙梢苑譃閮煞N類型。

非臨界競爭---不產(chǎn)生錯(cuò)誤輸出的競爭稱為非臨界競爭。

臨界競爭-----導(dǎo)致錯(cuò)誤輸出的競爭稱為臨界競爭。

險(xiǎn)象：由競爭導(dǎo)至的錯(cuò)誤輸出信號。

注意！組合電路中的險(xiǎn)象是一種瞬態(tài)現(xiàn)象，它表現(xiàn)為在輸出端產(chǎn)生不應(yīng)有的尖脈沖，暫時(shí)地破壞正常邏輯關(guān)系。一旦瞬態(tài)過程結(jié)束，即可恢復(fù)正常邏輯關(guān)系。當(dāng)前44頁，總共107頁。

例如，如下圖所示是由與非門構(gòu)成的組合電路，該電路有3個(gè)輸入變量，1個(gè)輸出函數(shù)。

根據(jù)邏輯電路圖可寫出輸出函數(shù)表達(dá)式為

假設(shè)輸入變量B=C=1，將B、C的值代入上述函數(shù)表達(dá)式，可得

由互補(bǔ)律可知，該函數(shù)的值應(yīng)恒為1，即B=C=1時(shí)，無論A怎樣變化，輸出F的值都應(yīng)保持1不變。當(dāng)前45頁，總共107頁。

當(dāng)考慮電路中存在的時(shí)間延遲時(shí)，該電路的實(shí)際輸入、輸出關(guān)系又將怎樣呢？

假定每個(gè)門的延遲時(shí)間為tpd，則實(shí)際輸入、輸出關(guān)系可用如下所示的時(shí)間圖來說明。當(dāng)前46頁，總共107頁。

若將前述圖中的與非門換成或非門，如下圖所示。輸出函數(shù)表達(dá)式為

假設(shè)輸入變量B=C=0，將B、C的值代入上述函數(shù)表達(dá)式，可得

由互補(bǔ)律可知，函數(shù)F的值應(yīng)恒為0，即B=C=0時(shí)，無論A怎樣變化，F(xiàn)的值都應(yīng)保持0不變。但考慮時(shí)延后，將產(chǎn)生正脈沖信號。按錯(cuò)誤輸出脈沖信號的極性通常分為“0”型險(xiǎn)象與“1”型險(xiǎn)象。當(dāng)前47頁，總共107頁。

4.3.2險(xiǎn)象的判斷

判斷電路是否可能產(chǎn)生險(xiǎn)象的方法有代數(shù)法和卡諾圖法。

針對前面分析的情況可知，當(dāng)某個(gè)變量X同時(shí)以原變量和反變量的形式出現(xiàn)在函數(shù)表達(dá)式中，且在一定條件下該函數(shù)表達(dá)式可簡化成或者的形式時(shí)，該函數(shù)表達(dá)式對應(yīng)的電路在X發(fā)生變化時(shí)，可能由于競爭而產(chǎn)生險(xiǎn)象。

代數(shù)法：

●檢查函數(shù)表達(dá)式中是否存在具備競爭條件的變量，即是否有某個(gè)變量X同時(shí)以原變量和反變量的形式出現(xiàn)在函數(shù)表達(dá)式中。

●若存在具備競爭條件的變量X，則消去函數(shù)式中的其他變量,看函數(shù)表達(dá)式是否會變?yōu)榛蛘叩男问健Ｈ魰?，則說明對應(yīng)的邏輯電路可能產(chǎn)生險(xiǎn)象。當(dāng)前48頁，總共107頁。

例1

已知描述某組合電路的邏輯函數(shù)表達(dá)式為

試判斷該邏輯電路是否可能產(chǎn)生險(xiǎn)象。

解

由表達(dá)式可知，變量A和C均具備競爭條件，所以，應(yīng)對這兩個(gè)變量分別進(jìn)行分析。先考察變量A，為此將B和C的各種取值組合分別代入函數(shù)表達(dá)式中，可得到如下結(jié)果：BC=00BC=01BC=10BC=11

可見，當(dāng)B=C=1時(shí)，A的變化可能使電路產(chǎn)生險(xiǎn)象。類似地，將A和B的各種取值組合分別代入函數(shù)表達(dá)式中，可由代入結(jié)果判斷出變量C發(fā)生變化時(shí)不會產(chǎn)生險(xiǎn)象。當(dāng)前49頁，總共107頁。

例2

試判斷函數(shù)表達(dá)式描述的邏輯電路中是否可能產(chǎn)生險(xiǎn)象。

解

從給出的函數(shù)表達(dá)式可以看出，變量A和B均具備競爭條件?？疾熳兞緽時(shí)，將A和C的各種取值組合分別代入函數(shù)表達(dá)式中，結(jié)果如下：AC=00AC=01F=BAC=10F=0AC=11F=1

可見，當(dāng)A=C=0時(shí)，B的變化可能使電路輸出產(chǎn)生險(xiǎn)象。用同樣的方法考察A，可發(fā)現(xiàn)當(dāng)B=C=0時(shí)，A的變化也可能產(chǎn)生險(xiǎn)象。當(dāng)前50頁，總共107頁。

當(dāng)描述電路的邏輯函數(shù)為“與-或”表達(dá)式時(shí)，采用卡諾圖判斷險(xiǎn)象比代數(shù)法更為直觀、方便。

卡諾圖法：作出函數(shù)卡諾圖，并畫出和函數(shù)表達(dá)式中各“與”項(xiàng)對應(yīng)的卡諾圈。若卡諾圈之間存在“相切”關(guān)系，即兩卡諾圈之間存在不被同一卡諾圈包含的相鄰最小項(xiàng)，則該電路可能產(chǎn)生險(xiǎn)象。

當(dāng)前51頁，總共107頁。

解

作出給定函數(shù)的卡諾圖。

所得結(jié)論可用代數(shù)法進(jìn)行驗(yàn)證，假定B=D=1，C=0，代入函數(shù)表達(dá)式F之后可得，可見相應(yīng)電路可能由于A的變化而產(chǎn)生險(xiǎn)象。圖中，卡諾圈1和卡諾圈2之間存在相鄰最小項(xiàng)m5和m13，且m5和m13不被同一卡諾圈所包含，所以這兩個(gè)卡諾圈“相切”。這說明相應(yīng)電路可能產(chǎn)生險(xiǎn)象。

例

已知某邏輯電路對應(yīng)的函數(shù)表達(dá)式為試判斷該電路是否可能產(chǎn)生險(xiǎn)象。21當(dāng)前52頁，總共107頁。

4.3.3險(xiǎn)象的消除消除或避免電路中出現(xiàn)險(xiǎn)象的幾種常用的方法。一.用增加冗余項(xiàng)的方法消除險(xiǎn)象

方法：通過在函數(shù)表達(dá)式中“或”上冗余的“與”項(xiàng)或者“與”上冗余的“或”項(xiàng)，消除可能產(chǎn)生的險(xiǎn)象。

冗余項(xiàng)的選擇可以采用代數(shù)法或者卡諾圖法確定。當(dāng)前53頁，總共107頁。

例1

用增加冗余項(xiàng)的方法消除右圖所示電路中可能產(chǎn)生的險(xiǎn)象。

該電路當(dāng)B=C=1時(shí)，A的變化可能使輸出產(chǎn)生“0”型險(xiǎn)象。

如何保證當(dāng)B=C=1時(shí)，輸出保持為1呢？

若在函數(shù)表達(dá)式中增加冗余項(xiàng)BC，則可達(dá)到這一目的。加入冗余項(xiàng)BC后的函數(shù)表達(dá)式為

解

如圖所示電路的輸出函數(shù)表達(dá)式為當(dāng)前54頁，總共107頁。

增加冗余項(xiàng)后的邏輯電路如下圖所示。

冗余項(xiàng)的選擇也可以通過在函數(shù)卡諾圖上增加多余的卡諾圈來實(shí)現(xiàn)。

具體方法:若卡諾圖上某兩個(gè)卡諾圈“相切”，則用一個(gè)多余的卡諾圈將它們之間的相鄰最小項(xiàng)包圍，與多余卡諾圈對應(yīng)的“與”項(xiàng)即為要加入函數(shù)表達(dá)式中的冗余項(xiàng)。

該電路不再產(chǎn)生前述險(xiǎn)象。當(dāng)前55頁，總共107頁。

例2

已知描述某組合電路的函數(shù)表達(dá)式為，試用增加冗余項(xiàng)的方法消除該電路中可能產(chǎn)生的險(xiǎn)象。

圖中，卡諾圈1和卡諾圈2“相切”，卡諾圈2和卡諾圈3“相切”。為了消除險(xiǎn)象，可以在卡諾圖上增加兩個(gè)多余卡諾圈，分別把最小項(xiàng)m5，m7和m9，m13圈起來，如圖中虛線所示。由此得到函數(shù)表達(dá)式

式中，和為冗余項(xiàng)。可用代數(shù)法驗(yàn)證，該函數(shù)表達(dá)式所對應(yīng)的邏輯電路不再存在險(xiǎn)象。解

給定函數(shù)的卡諾圖如右下圖所示。123當(dāng)前56頁，總共107頁。

二.增加慣性延時(shí)環(huán)節(jié)

消除險(xiǎn)象的另一種方法是在組合電路輸出端連接一個(gè)慣性延時(shí)環(huán)節(jié)。通常采用RC電路作慣性延時(shí)環(huán)節(jié)，如圖所示。

圖中，的RC電路實(shí)際上是一個(gè)低通濾波器。由于競爭引起的險(xiǎn)象都是一些頻率很高的尖脈沖信號，因此，險(xiǎn)象在通過RC電路后能基本被濾掉，保留下來的僅僅是一些幅度極小的毛刺，它們不再對電路的可靠性產(chǎn)生影響當(dāng)前57頁，總共107頁。

輸出信號經(jīng)濾波后的效果如下圖所示。

注意：采用這種方法時(shí)，必須適當(dāng)選擇慣性環(huán)節(jié)的時(shí)間常數(shù)(τ=RC)，一般要求τ大于尖脈沖的寬度，以便能將尖脈沖“削平”；但也不能太大，否則將使正常輸出信號產(chǎn)生不允許的畸變。當(dāng)前58頁，總共107頁。

三.選通法

選通法不必增加任何器件，僅僅是利用選通脈沖的作用，從時(shí)間上加以控制，使輸出避開險(xiǎn)象脈沖。

例如，如圖所示與非門電路的輸出函數(shù)表達(dá)式為

該電路當(dāng)A發(fā)生變化時(shí)，可能產(chǎn)生“0”型險(xiǎn)象。但通過選通脈沖對電路的輸出門加以控制，令選通脈沖在電路穩(wěn)定后出現(xiàn)，則可使輸出避開險(xiǎn)象脈沖，送出穩(wěn)定輸出信號。當(dāng)前59頁，總共107頁。4.5常用中規(guī)模組合邏輯器件

使用最廣泛的中規(guī)模組合邏輯集成電路有二進(jìn)制并行加法器、譯碼器、編碼器、多路選擇器和多路分配器等。一、定義

二進(jìn)制并行加法器：是一種能并行產(chǎn)生兩個(gè)二進(jìn)制數(shù)算術(shù)和的組合邏輯部件。4.5.1二進(jìn)制并行加法器

按其進(jìn)位方式的不同，可分為串行進(jìn)位二進(jìn)制并行加法器和超前進(jìn)位二進(jìn)制并行加法器兩種類型。

二、類型及典型產(chǎn)品

當(dāng)前60頁，總共107頁。

1．串行進(jìn)位二進(jìn)制并行加法器

由全加器級聯(lián)構(gòu)成，高位的進(jìn)位輸出依賴于低位的進(jìn)位輸入。

串行進(jìn)位二進(jìn)制并行加法器的結(jié)構(gòu)框圖：加法器的運(yùn)算速度如何?當(dāng)前61頁，總共107頁。

串行進(jìn)位并行加法器的特點(diǎn)：

1.被加數(shù)和加數(shù)的各位能并行到達(dá)各位的輸入端2.各位的進(jìn)位由低位向高位逐級串行傳遞

3.運(yùn)算速度受進(jìn)位信號傳遞的影響，位數(shù)越多，速度就越低。

設(shè)法減小或去除由于進(jìn)位信號逐級傳送所花費(fèi)的時(shí)間，使各位的進(jìn)位直接由加數(shù)和被加數(shù)來決定,而不需依賴低位進(jìn)位!

根據(jù)這一思想設(shè)計(jì)的加法器稱為超前進(jìn)位(又稱先行進(jìn)位)二進(jìn)制并行加法器。如何提高加法器的運(yùn)算速度?當(dāng)前62頁，總共107頁。超前進(jìn)位二進(jìn)制并行加法器的構(gòu)成思想如下：

2．超前進(jìn)位二進(jìn)制并行加法器

根據(jù)輸入信號同時(shí)形成各位向高位的進(jìn)位，然后同時(shí)產(chǎn)生各位的和。通常又稱為先行進(jìn)位二進(jìn)制并行加法器或者并行進(jìn)位二進(jìn)制并行加法器。

由全加器的結(jié)構(gòu)可知，第i位全加器的進(jìn)位輸出函數(shù)表達(dá)式為

何時(shí)有進(jìn)位？當(dāng)前63頁，總共107頁。

當(dāng)i=1、2、3、4時(shí)，可得到4位并行加法器各位的進(jìn)位輸出函數(shù)表達(dá)式為：令

（進(jìn)位傳遞函數(shù)）

（進(jìn)位產(chǎn)生函數(shù)）則有

當(dāng)前64頁，總共107頁。

由于C1～C4是Pi、Gi和C0的函數(shù)，即Ci=f(Pi,Gi,C0),而Pi、Gi又是Ai、Bi的函數(shù)，所以，在提供輸入Ai、Bi和C0之后，可以同時(shí)產(chǎn)生C1～C4。通常將根據(jù)Pi、Gi和C0形成C1～C4的邏輯電路稱為先行進(jìn)位發(fā)生器。改進(jìn)后4位加法器需要經(jīng)過幾級門？N位呢？當(dāng)前65頁，總共107頁。

常用的集成電路有四位超前進(jìn)位并行加法器74283。74283芯片的管腳排列圖和邏輯符號如下。

三、典型芯片圖中:

A4、A3、A2、A1

---二進(jìn)制被加數(shù)；

B4、B3、B2、B1

---二進(jìn)制加數(shù)；

F4、F3、F2、F1

---相加產(chǎn)生的和數(shù)；

C0

------------------------來自低位的進(jìn)位輸入；

FC4

------------------------向高位的進(jìn)位輸出。

當(dāng)前66頁，總共107頁。

二進(jìn)制并行加法器除實(shí)現(xiàn)二進(jìn)制加法運(yùn)算外，還可實(shí)現(xiàn)代碼轉(zhuǎn)換、二進(jìn)制減法運(yùn)算、二進(jìn)制乘法運(yùn)算、十進(jìn)制加法運(yùn)算等功能。

例1

用4位二進(jìn)制并行加法器設(shè)計(jì)一個(gè)將8421碼轉(zhuǎn)換成余3碼的代碼轉(zhuǎn)換電路。

四、應(yīng)用舉例

解由于余3碼是由8421碼加3后形成的代碼。所以，只需從4位二進(jìn)制并行加法器的一組輸入端接收8421碼，而另一組輸入端接收0011，進(jìn)位輸入端C0接上“0”，便可從輸出端得到與輸入8421碼對應(yīng)的余3碼。當(dāng)前67頁，總共107頁。實(shí)現(xiàn)給定功能的邏輯電路圖如下圖所示。當(dāng)前68頁，總共107頁。

例2

用4位二進(jìn)制并行加法器設(shè)計(jì)一個(gè)4位二進(jìn)制并行加法/減法器。

解根據(jù)問題要求，設(shè)減法采用補(bǔ)碼運(yùn)算，并令

A=a4a3a2a1-----為被加數(shù)(或被減數(shù))；

B=b4b3b2b1-----為加數(shù)(或減數(shù))；

S=s4s3s2s1-----為和數(shù)(或差數(shù))；

M----------------為功能選擇變量.當(dāng)M=0時(shí)，執(zhí)行

A+B；當(dāng)M=1時(shí)，執(zhí)行A-B。

由運(yùn)算法則可歸納出電路功能為：當(dāng)M=0時(shí)，執(zhí)行a4a3a2a1+b4b3b2b1+0(A+B)當(dāng)M=1時(shí)，執(zhí)行a4a3a2a1++1(A-B)當(dāng)前69頁，總共107頁。

分析結(jié)果表明，可用一片4位二進(jìn)制并行加法器和4個(gè)異或門實(shí)現(xiàn)上述邏輯功能。

具體實(shí)現(xiàn)：

將4位二進(jìn)制數(shù)a4a3a2a1直接加到并行加法器的A4A3A2A1輸入端，4位二進(jìn)制數(shù)b4b3b2b1分別和M異或后加到并行加法器的B4B3B2B1輸入端。并將M同時(shí)加到并行加法器的C0

端。

M=0:Ai=ai,Bi=bi,C0=0實(shí)現(xiàn)a4a3a2a1+b4b3b2b1+0(即A+B)；

M=1:Ai=ai,Bi=,C0=1，實(shí)現(xiàn)a4a3a2a1+

+1（即A-B）。當(dāng)前70頁，總共107頁。實(shí)現(xiàn)給定功能的邏輯電路圖如下：當(dāng)前71頁，總共107頁。

例3

用一個(gè)4位二進(jìn)制并行加法器和六個(gè)與門設(shè)計(jì)一個(gè)乘法器，實(shí)現(xiàn)A×B,其中

A=a3a2a1,B=b2b1

。

解

根據(jù)乘數(shù)和被乘數(shù)的取值范圍，可知乘積范圍處在0～21之間。故該電路應(yīng)有5個(gè)輸出，設(shè)輸出用Z5Z4Z3Z2Z1表示，兩數(shù)相乘求積的過程如下：

被乘數(shù)a3a2a1

×)乘數(shù)

b2b1

a3b1a2b1a1b1

+)

a3b2a2b2a1b2

乘積

Z5Z4Z3Z2Z1當(dāng)前72頁，總共107頁。

☆1位二進(jìn)制數(shù)乘法法則和邏輯“與”運(yùn)算法則相同，“積”項(xiàng)aibj(i=1，2，3；j=1，2)可用兩輸入與門實(shí)現(xiàn)。

☆對部分積求和可用并行加法器實(shí)現(xiàn)。

電路可由6個(gè)兩輸入與門和1個(gè)4位二進(jìn)制并行加法器構(gòu)成。當(dāng)前73頁，總共107頁。4.5.2譯碼器與編碼器

譯碼器的功能是對具有特定含義的輸入代碼進(jìn)行“翻譯”，將其轉(zhuǎn)換成相應(yīng)的輸出信號。

譯碼器(Decoder)和編碼器(Encoder)是數(shù)字系統(tǒng)中廣泛使用的多輸入多輸出組合邏輯部件。一、譯碼器

譯碼器的種類很多，常見的有二進(jìn)制譯碼器、二-十進(jìn)制譯碼器和數(shù)字顯示譯碼器等。主要討論二進(jìn)制譯碼器。當(dāng)前74頁，總共107頁。1．二進(jìn)制譯碼器●

二進(jìn)制譯碼器一般具有n個(gè)輸入端、2n個(gè)輸出端和一個(gè)(或多個(gè))使能輸入端；（1）定義二進(jìn)制譯碼器：能將n個(gè)輸入變量變換成2n個(gè)輸出函數(shù)，且輸出函數(shù)與輸入變量構(gòu)成的最小項(xiàng)具有對應(yīng)關(guān)系的一種多輸出組合邏輯電路。

（2）特點(diǎn)●

使能輸入端為有效電平時(shí)，對應(yīng)每一組輸入代碼，僅一個(gè)輸出端為有效電平，其余輸出端為無效電平（值與有效電平相反)。●

有效電平可以是高電平(稱為高電平譯碼)，也可以是低電平(稱為低電平譯碼)。

當(dāng)前75頁，總共107頁。

常見的MSI二進(jìn)制譯碼器有2-4線(2輸入4輸出)譯碼器、3-8線(3輸入8輸出)譯碼器和4-16線(4輸入16輸出)譯碼器等。以3-8線譯碼器74138為例，圖(a)、(b)所示分別是該譯碼器的管腳排列圖和邏輯符號。

(3)典型芯片

圖中，A2、A1、A0---輸入端；---輸出端；

---使能端。當(dāng)前76頁，總共107頁。74138譯碼器真值表01111111

10111111

11011111

11101111

11110111

11111011

11111101

11111110

11111111

11111111

1000010001

10010

10011

10100

10101

10110

10111

0dddd

d1ddd輸出

輸入

S1A2A1A0

可見，當(dāng)時(shí)，無論A2、A1和A0取何值，輸出

┅中有且僅有一個(gè)為0(低電平有效)，其余都是1。當(dāng)前77頁，總共107頁。

譯碼器在數(shù)字系統(tǒng)中的應(yīng)用非常廣泛，典型用途是實(shí)現(xiàn)地址譯碼、指令譯碼等。此外，還實(shí)現(xiàn)各種組合邏輯功能。下面舉例說明在邏輯設(shè)計(jì)中的應(yīng)用。

例1

用譯碼器74138和適當(dāng)?shù)呐c非門實(shí)現(xiàn)全減器的功能。

全減器：能實(shí)現(xiàn)對被減數(shù)、減數(shù)及來自相鄰低位的借位進(jìn)行減法運(yùn)算，產(chǎn)生本位差及向高位借位的邏輯電路。

解設(shè)被減數(shù)用Ai表示、減數(shù)用Bi表示、來自低位的借位用Gi-1表示、差用Di表示、向相鄰高位的借位用Gi表示。框圖：（4）應(yīng)用舉例差Di向高位借位Gi全減器被減數(shù)Ai減數(shù)Bi低位借位Gi-1當(dāng)前78頁，總共107頁。全減器真值表10

00

00

11

100

101

110

111

00

11

11

01

000

001

010

011

輸出

DiGi

輸入

AiBiGi-1

輸出

DiGi

輸入

AiBiGi-1

由真值表可寫出差數(shù)Di和借位Gi的邏輯表達(dá)式為：

根據(jù)全減器的功能，可得到全減器的真值表如下表所示。當(dāng)前79頁，總共107頁。將全減器的輸入變量AiBiGi-1依次與譯碼器的輸入A2、A1、A0相連接，譯碼器使能輸入端接固定工作電平，便可在譯碼器輸出端得到輸入變量的最小項(xiàng)之“非”。根據(jù)全減器的輸出函數(shù)表達(dá)式，將相應(yīng)最小項(xiàng)的“非”送至與非門輸入端，便可實(shí)現(xiàn)全減器的功能。邏輯電路圖如下圖所示。當(dāng)前80頁，總共107頁。

例2

用譯碼器和適當(dāng)?shù)倪壿嬮T設(shè)計(jì)一個(gè)乘法器，用于產(chǎn)生兩個(gè)2位二進(jìn)制數(shù)相乘的積。

解兩個(gè)2位二進(jìn)制數(shù)相乘的積最大為一個(gè)4位二進(jìn)制數(shù)，故該電路應(yīng)有4個(gè)輸入變量，4個(gè)輸出函數(shù)。設(shè)兩個(gè)二進(jìn)制數(shù)分別為A1A0和B1B0，相乘的積為M3M2M1M0，按照二進(jìn)制數(shù)乘法運(yùn)算法則，可列出真值表如下：輸入A1A0B1B0輸出M3M2M1M0輸入A1A0B1B0輸出M3M2M1M00

0000

0010

0100

0110

1000

1010

1100

1110

0

0

00

0

0

00

0

0

00

0

0

00

0

0

00

0

0

10

0

1

00

0

1

11

0001

0011

0101

0111

1001

1011

1101

1110

0

0

00

0

1

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1

0

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1

1

00

0

0

00

0

1

10

1

1

01

0

0

1當(dāng)前81頁，總共107頁。

由真值表可寫出輸出函數(shù)表達(dá)式為：輸入A1A0B1B0輸出M3M2M1M0輸入A1A0B1B0輸出M3M2M1M00

0000

0010

0100

0110

1000

1010

1100

1110

0

0

00

0

0

00

0

0

00

0

0

00

0

0

00

0

0

10

0

1

00

0

1

11

0001

0011

0101

0111

1001

1011

1101

1110

0

0

00

0

1

00

1

0

00

1

1

00

0

0

00

0

1

10

1

1

01

0

0

1當(dāng)前82頁，總共107頁。

如何實(shí)現(xiàn)呢？顯然，可以采用4-16線譯碼器和4個(gè)與非門實(shí)現(xiàn)該電路功能。能否用3-8線譯碼器實(shí)現(xiàn)呢？

可以考慮用2個(gè)3-8線譯碼器實(shí)現(xiàn)！具體將邏輯變量A0、B1、B0分別接至片（1）和片（2）的輸入端A2、A1、A0，邏輯變量A1接至片（1）的使能端和片（2）的使能端S1。

即充分利用使能端，用2個(gè)3-8線譯碼器實(shí)現(xiàn)4-8線譯碼器功能。當(dāng)前83頁，總共107頁。

邏輯電路圖如下圖所示。當(dāng)前84頁，總共107頁。

功能:數(shù)字顯示譯碼器是驅(qū)動(dòng)顯示器件(如熒光數(shù)碼管、液晶數(shù)碼管等)的邏輯部件，它可以將輸入代碼轉(zhuǎn)換成相應(yīng)數(shù)字，并在數(shù)碼管上顯示出來。

2．?dāng)?shù)字顯示譯碼器

常用的數(shù)字顯示譯碼器有器七段數(shù)字顯示譯碼器和八段數(shù)字顯示譯碼器。

例如，中規(guī)模集成電路74LS47，是一種常用的七段顯示譯碼器，該電路的輸出為低電平有效，即輸出為0時(shí)，對應(yīng)字段點(diǎn)亮；輸出為1時(shí)對應(yīng)字段熄滅。該譯碼器能夠驅(qū)動(dòng)七段顯示器顯示相應(yīng)字形。輸入A3、A2、A1和A0接收4位二進(jìn)制碼，輸出a、b、c、d、e、f、g分別驅(qū)動(dòng)七段顯示器的a、b、c、d、e、f和g段。

(另外，芯片74LS48的輸出為高電平有效！)當(dāng)前85頁，總共107頁。

七段譯碼顯示原理圖如圖(a)所示，圖(b)給出了A3、A2、A1、A0的16種取值與顯示字符的對應(yīng)關(guān)系。當(dāng)前86頁，總共107頁。

類型：編碼器按照被編信號的不同特點(diǎn)和要求，有各種不同的類型，最常見的有二—十進(jìn)制編碼器（又稱為十進(jìn)制—BCD碼編碼器）。下面以二—十進(jìn)制編碼器為例進(jìn)行簡單介紹。二、編碼器功能：將十進(jìn)制的10個(gè)數(shù)字0～9分別編成對應(yīng)的BCD碼。這種編碼器通常用10個(gè)輸入信號分別代表10個(gè)不同數(shù)字，4個(gè)輸出信號代表BCD代碼。根據(jù)對被編信號的不同要求，二—十進(jìn)制編碼器又可進(jìn)一步分為普通二—十進(jìn)制編碼器和二—十進(jìn)制優(yōu)先編碼器。當(dāng)前87頁，總共107頁。

這種編碼器由10個(gè)輸入端代表10個(gè)不同數(shù)字，4個(gè)輸出端代表相應(yīng)BCD代碼。結(jié)構(gòu)框圖如下：1、普通二—十進(jìn)制編碼器二十進(jìn)制編碼器09BCD碼

……

注意：二-十進(jìn)制編碼器的輸入信號是互斥的，即任何時(shí)候只允許一個(gè)輸入端為有效信號。

最常見的有8421碼編碼器，例如，按鍵式8421碼編碼器。當(dāng)前88頁，總共107頁。按鍵式8421碼編碼器結(jié)構(gòu)圖：

圖中，I0～I(xiàn)9代表10個(gè)按鍵，ABCD為代碼輸出端，當(dāng)按下某一輸入鍵時(shí)，在ABCD輸出相應(yīng)的8421碼。圖中，S為使用輸出標(biāo)志，當(dāng)按下I0～I(xiàn)9中任一個(gè)鍵時(shí)，S為1，表示輸出有效，否則S為0，表示輸出無效。當(dāng)前89頁，總共107頁。輸入I0I1I2I3I4I5I6I7I8I9輸出ABCDS111111111101111111111011111111110111111111101111111

111011111111110111111111101111111111011111111110111111111100000

00000

10001

10010

10011

10100

10101

00110

10111

11000

11001

1當(dāng)前90頁，總共107頁。

二—十進(jìn)制優(yōu)先編碼器的功能與普通二—十進(jìn)制編碼器的區(qū)別在于它允許多個(gè)輸入信號同時(shí)有效，按照高位優(yōu)先的規(guī)則進(jìn)行編碼。2、二—十進(jìn)制優(yōu)先編碼器

常用的二—十進(jìn)制優(yōu)先編碼器有中規(guī)模集成電路芯片74147、40147等。有關(guān)詳細(xì)介紹可查閱集成電路手冊。當(dāng)前91頁，總共107頁。4.5.3多路選擇器和多路分配器

用于完成對多路數(shù)據(jù)的選擇與分配，在公共傳輸線上實(shí)現(xiàn)多路數(shù)據(jù)的分時(shí)傳送。此外，還可完成數(shù)據(jù)的并串轉(zhuǎn)換、序列信號產(chǎn)生等多種邏輯功能以及實(shí)現(xiàn)各種邏輯函數(shù)功能。

多路選擇器又稱數(shù)據(jù)選擇器或多路開關(guān)，常用MUX表示

。它是一種多路輸入、單路輸出的組合邏輯電路。

一、多路選擇器(Multiplexer)

當(dāng)前92頁，總共107頁。1．邏輯特性

(1)邏輯功能：從多路輸入中選中某一路送至輸出端，輸出對輸入的選擇受選擇控制量控制。通常，一個(gè)具有2n路輸入和一路輸出的多路選擇器有n個(gè)選擇控制變量，控制變量的每種取值組合對應(yīng)選中一路輸入送至輸出。

(2)構(gòu)成思想

多路選擇器的構(gòu)成思想相當(dāng)于一個(gè)單刀多擲開關(guān)，即當(dāng)前93頁，總共107頁。2．典型芯片

常見的多路選擇器有4路（74153）、8路（74152）和16路（74150）等。(1)四路數(shù)據(jù)選擇器74153

圖(a)、(b)是型號為74153的雙4路選擇器的管腳排列圖和邏輯符號。該芯片中有兩個(gè)4路選擇器。其中，D0～D3為數(shù)據(jù)輸入端；A1、A0為選擇控制端；Y為輸出端；G為使能端。

當(dāng)前94頁，總共107頁。(2)四路數(shù)據(jù)選擇器74153的功能表

(3)74153的輸出函數(shù)表達(dá)式

式中，mi為選擇變量A1、A0組成的最小項(xiàng)，Di為i端的輸入數(shù)據(jù)，取值等于0或1。使能輸入選擇輸入數(shù)據(jù)輸入輸出GA1A０D0D1D2D3Y10000d0011d0101dD0dddddD1dddddD2dddddD30D0D1D2D3當(dāng)前95頁，總共107頁。

類似地，可以寫出2n路選