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填空題語言中應(yīng)該使用并行描述語句來對這些動作進(jìn)行描述。2、當(dāng)信號代入語句在進(jìn)程內(nèi)部使用時,它將以順序語句的形式出現(xiàn),當(dāng)其在結(jié)構(gòu)體的進(jìn)程之外使用時,它將以并行語句的形式出現(xiàn)。3、選擇信號代入語句的并發(fā)操作可以在進(jìn)程外實現(xiàn)進(jìn)程內(nèi)的CASE語句的功能。于ENDPROCESS。 義變量(VARIABLE)而不能定義信號量(SIGNAL),其等效于開辟了 件的端口說明 、過程語、過程語句和函數(shù)語句的最主要的區(qū)別是函數(shù)語句可以有返回值。_、12在VHDL語言中信號的延遲分兩種模型,慣性延時和傳輸延時。、綜述題1、在一個構(gòu)造體中塊結(jié)構(gòu)和進(jìn)程結(jié)構(gòu)的區(qū)別是什么?答案:順序無關(guān)。塊語句結(jié)構(gòu)是并行執(zhí)行的。2、簡述什么叫并發(fā)過程調(diào)用語句以及其使用要點(diǎn)。?2?答案:如果調(diào)用出現(xiàn)在進(jìn)程之外、構(gòu)造體之內(nèi),這樣的過程調(diào)用就稱為并發(fā)過程調(diào)用語句(ConcurrentProcedureCall),在過程的使用中需要注意以下幾點(diǎn):并發(fā)過程調(diào)用語句是一個完整的語句結(jié)構(gòu),句首可以它有獨(dú)立的行為表現(xiàn)形式,在該語句并發(fā)過程調(diào)用語句應(yīng)該帶有輸入(IN)、輸出(OUT)或者雙向(INOUT)的參數(shù)列表,這些參數(shù)應(yīng)列在過程名后面的括號內(nèi)。并發(fā)過程調(diào)用語句可以有多個返回值,但是這些返回值必須通過過程中所定義的出或雙向參數(shù)帶回。實驗?zāi)康模菏煜HDL語言中的條件信號代入語句應(yīng)用實驗任務(wù):在QuartusII中建立一個VHDL語言文件,編寫一個結(jié)構(gòu)體,在結(jié)構(gòu)體中使用條件信號代入語句完成如下的判斷過程。ARCHITECTURERTOFVHDLWHENIS--結(jié)構(gòu)體output<="0001"WHENa='0'ANDb='0'ELSE--將output1?output4定義為矢量"0010"WHENa='1'ANDb='0'ELSE"0100"WHENa='0'ANDb='1'ELSE"1000"WHENa='1'ANDb='1'ELSE"1111";NDRT實驗?zāi)康模菏煜HDL語言中的選擇信號代入語句應(yīng)用實驗任務(wù):在QuartusII中建立一個VHDL語言文件,編寫一個結(jié)構(gòu)體,在結(jié)構(gòu)體中使用選擇信號代入語句完成如下的判斷過程。輸出信號out1、out2、out3、out4。其他輸出為其他輸出為其他輸出為00ARCHITECTURERTOFVHDLSELECTWHENIS--結(jié)構(gòu)體SIGNALdatain:BIT_VECTOR(Oto1);datain<=a&b;--使用了一個組合將輸入組合到一起WITHdatainSELECToutput<="0001"WHEN"00",WHEN"01",WHEN"10",WHEN"11";NDRT實驗?zāi)康模菏煜HDL語言中的進(jìn)程語句應(yīng)用實驗任務(wù):在QuartusII中建立一個VHDL語言文件,編寫一個結(jié)構(gòu)體,在結(jié)構(gòu)體中完成如下一輸入信號輸出信號輸出信號1_1BRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;--庫文件PROCEDUREabtoYITY1,Y2:OUTBIT;)ISY1=aANDb;Y2=aORb;ENDabtoY;--過程名--過程開始--過程結(jié)束【四】輸入信號輸出信號在塊語句輸出信號輸出信號在塊語句熟悉VHDL語言中的塊語句應(yīng)用在QuartusII中建立一個VHDL語言文件,編寫一個結(jié)構(gòu)體,在結(jié)構(gòu)體中完成如?4?輸出信號輸出信號答案:IGNALQ1,Q2,Q3,Q4:BIT;c、c、、--內(nèi)部信號定義cblockinst:ENDBLOCKK<=aANDb;<=aORb;<=cANDd;cORdY1<=Q1;Y2<=Q2;Y3<=Q3;Y4<=Q4;--塊開始--塊內(nèi)的并行語句--塊結(jié)束實驗?zāi)康模菏煜HDL語言中的過程語句應(yīng)用實驗任務(wù):在QuartusII中建立一個VHDL語言文件,編寫一個結(jié)構(gòu)體,在結(jié)構(gòu)體中完成如下過使用一個過程完成實驗四的塊語句內(nèi)部的操作,即兩個輸出分別是兩個輸入的與、或操作的結(jié)然后調(diào)用這個過程實現(xiàn)實驗四的電路結(jié)構(gòu)。答案:1_1BRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;1_1BRARYWORK;USEWORK.mypackage1.ALL;--庫文件--這是用戶自己定義的庫ENTITYVHDLPROCEDUREISain,bin,cin,din:INBIT;YOUT1,YOUT2,YOUT3,YOUT4:OUTBIT);ENDENTITY;PROCEDUREabtoYITY1,Y2:OUTBIT;)ISY1=aANDb;Y2=aOR
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