數(shù)字電子技術(shù)-門電路PPT課件講義教材

數(shù)字電子技術(shù)

第2章門電路第2章門電路2.1分立元件門電路2.2TTL集成邏輯門電路2.3其他類型的TTL門電路2.4MOS邏輯門2.5使用邏輯門的幾個(gè)實(shí)際問題

2.1分立元件門電路

2.1.1基本邏輯門電路

1.二極管與門

與門：實(shí)現(xiàn)與運(yùn)算的電路。電路及其邏輯符號如圖所示，只要輸入A、B當(dāng)中有一個(gè)為低電平時(shí)，則其支路中二極管導(dǎo)通，使輸出端F為低電平。只有A、B全為高電平時(shí)，輸出端F才為高電平。當(dāng)A

、B、F為高電平時(shí)用邏輯1表示，低電平時(shí)則用邏輯0表示。真值表為：其邏輯表達(dá)式為。2.二極管或門或門：實(shí)現(xiàn)或運(yùn)算的電路。電路及其邏輯符號如圖所示。輸入A、B當(dāng)中只要有一個(gè)為高電平時(shí)，則其支路中二級管導(dǎo)通，使輸出端F為高電平。只有A、B全為低電平時(shí)，輸出端F才為低電平。

真值表為：邏輯表達(dá)式為：

3.三極管非門電路非門：實(shí)現(xiàn)非運(yùn)算的電路。電路及其邏輯符號如圖所示。當(dāng)輸入A為低電平時(shí)，三極管截止，輸出F為高電平，輸入A為高電平時(shí)，三極管飽和，輸出F為低電平。邏輯表達(dá)式F=。

2.1.2與非門、或非門電路1.與非門電路與非的真值表：2.或非門電路

或非的真值表：

2.2TTL集成邏輯門電路

2.2.1TTL與非門的工作原理1.TTL與非門的典型電路2.工作原理當(dāng)輸入端A、B、C中，只要有一個(gè)輸入信號VIL為低電平0.3V時(shí)，則相對的發(fā)射結(jié)導(dǎo)通，使T1管的基極電位被箝制到1V，T2管截止，故T5也截止。T3、T4管導(dǎo)通，輸出高電平即輸入端A、B、C中至少有一個(gè)為低電平時(shí)，輸出端F為高電平。當(dāng)輸入端A、B、C全為高電平，T1管的基極電位升高，使T1管的集電結(jié)、T2和T5管的發(fā)射結(jié)正向偏置而導(dǎo)通，致使T3管微導(dǎo)通，T4管截止。即輸入端全為高電平時(shí)，輸出端為低電平。所以該門是一個(gè)與非門。

2.2.2TTL與非門的電壓傳輸特性及抗干擾能力

1.電壓傳輸特性電壓傳輸特性分為四個(gè)區(qū)段：截止區(qū)、線性區(qū)、轉(zhuǎn)折區(qū)和飽和區(qū)。2.抗干擾能力TTL與非門在實(shí)際應(yīng)用時(shí)，輸入端有時(shí)會出現(xiàn)干擾電壓VN疊加在輸入信號上。當(dāng)干擾電壓VN超過一定數(shù)值時(shí)就會破壞與非門輸出的邏輯狀態(tài)。通常把不會破壞與非門輸出邏輯狀態(tài)所允許的干擾電壓值叫做抗干擾能力。干擾電壓亦稱噪聲，抗干擾能力也稱噪聲容限。關(guān)門電平VOFF：輸出為標(biāo)準(zhǔn)高電平時(shí)，所允許的最大輸入低電平值。通常VOFF=0.8V。開門電平VON：輸出為標(biāo)準(zhǔn)低電平時(shí)，所允許的最小輸入高電平值。通常VOH=1.8V。抗干擾能力分為輸入低電平的抗干擾能力VNL和輸入高電平的抗干擾能力VNH。低電平的抗干擾能力為：VNL越大，表明TTL與非門輸入低電平時(shí)抗正向干擾的能力越強(qiáng)。高電平的抗干擾能力為：VNH越大，表明TTL與非門輸入高電平時(shí)抗負(fù)向干擾的能力越強(qiáng)。2.2.3TTL與非門的電氣性能1.TTL與非門的輸入特性輸入特性是描述輸入電流與輸入電壓之間的關(guān)系曲線，如圖示：2.TTL與非門的輸出特性輸出電壓與負(fù)載電流之間的關(guān)系曲線，稱為輸出特性。(1)輸出為低電平時(shí)的輸出特性曲線：(2)輸出為高電平時(shí)的輸出特性曲線：3.帶負(fù)載能力負(fù)載能力是指輸出端所能驅(qū)動同類門的最大能力，稱為扇出系數(shù)，以N0來表示。拉電流負(fù)載增加會使與非門的輸出高電平下降；灌電流負(fù)載增加會使與非門的輸出低電平上升。與非門的扇出系數(shù)N0取決于輸出低電平時(shí)所能驅(qū)動的同類門的個(gè)數(shù)。通常。[例2-1]在圖示電路中，試計(jì)算門G1最多可以驅(qū)動多少個(gè)同樣的門電路負(fù)載。要求G1輸出的高、低電平滿足，。解：首先計(jì)算保證時(shí)可以驅(qū)動的門電路數(shù)目N1。其次，再計(jì)算保證時(shí)能驅(qū)動的負(fù)載門數(shù)目N2。所以扇出系數(shù)N=10。2.2.4TTL與非門動態(tài)特性平均傳輸延遲時(shí)間：輸出電壓由高電平變?yōu)榈碗娖綍r(shí)的傳輸延遲時(shí)間是稱為導(dǎo)通傳輸延遲時(shí)間；輸出電壓由低電平變?yōu)楦唠娖綍r(shí)的傳輸延遲時(shí)間是稱為截止傳輸延遲時(shí)間。通常把二者的平均值稱作平均傳輸延遲時(shí)間，以表示。2.動態(tài)尖峰電流與非門從導(dǎo)通狀態(tài)轉(zhuǎn)換為截止?fàn)顟B(tài)或從截止?fàn)顟B(tài)轉(zhuǎn)換為導(dǎo)通狀態(tài)，在這個(gè)轉(zhuǎn)換過程中，都會出現(xiàn)T4、T5兩管瞬間同時(shí)導(dǎo)通，這瞬間的電源電流比靜態(tài)時(shí)的電源電流要大，但持續(xù)時(shí)間較短，故稱之為尖峰電流或浪涌電流，如圖示。2.3.1集電極開路門（OC門）1.OC門的結(jié)構(gòu)及其工作原理在實(shí)驗(yàn)應(yīng)用中，常希望把幾個(gè)邏輯門的輸出端直接連在一起，實(shí)現(xiàn)邏輯與，這種邏輯與稱作“線與”。要使門電路的輸出端直接并聯(lián)，可以把TTL與非門電路的推拉輸出級改為三級管集電極開路輸出，稱為集電極開路(OpenCollector)門電路，簡稱OC門。在使用時(shí)必須外加負(fù)載電阻和電源VCC。其邏輯圖和邏輯符號如圖。2.3其他類型的TTL門電路2.集電極負(fù)載電阻的選擇3.OC門的應(yīng)用(1)實(shí)現(xiàn)與或非邏輯關(guān)系(2)實(shí)現(xiàn)電平轉(zhuǎn)換(3)用作驅(qū)動器用OC門來驅(qū)動指示燈、繼電器和脈沖變壓器等。當(dāng)用于驅(qū)動指示燈時(shí)，上拉電阻RL由指示燈來代替，指示燈的一端與OC門的輸出相連，另一端接上電源即可。如電流過大，可串入一個(gè)適當(dāng)?shù)南蘖麟娮琛?/p>

2.3.2三態(tài)輸出門工作原理

1.三態(tài)輸出門工作原理三態(tài)(ThreeStateLogic)門，簡稱TSL門。該門輸出不僅有高電平和低電平兩種狀態(tài)，還有第三個(gè)狀態(tài)叫高阻狀態(tài)?？刂贫烁哂行У倪壿嫹柸龖B(tài)與非門的電路結(jié)構(gòu)和邏輯符號如圖示?？刂贫烁哂行У倪壿嫹柸龖B(tài)與非門的邏輯符號如圖示。2.三態(tài)門的用途利用三態(tài)門向同一個(gè)總線MN上輪流傳輸信號而不至于互相干擾。工作的條件是：在任何時(shí)間里只能有一個(gè)三態(tài)門處于工作狀態(tài)，其余的門處于高阻狀態(tài)。電路如圖示。利用三態(tài)非門實(shí)現(xiàn)數(shù)據(jù)的雙向傳輸，如圖示。

2.4MOS邏輯門

2.4.1CMOS門電路

1.CMOS反相器利用PMOS管和MNOS管兩者特性能相互補(bǔ)充的特點(diǎn)而做成的互補(bǔ)對稱MOS反相器，簡稱CMOS反相器，如圖示。

2.CMOS與非門3.CMOS或非門4.CMOS三態(tài)門5.CMOS傳輸門CMOS傳輸門是一種傳輸信號的可控開關(guān)電路，電路和邏輯符號如圖示。

2.5使用邏輯門的幾個(gè)實(shí)際問題1.集成邏輯門多余輸入端的處理一般不讓多余的輸入端懸空，以防引入干擾信號，尤其對CMOS器件輸入端懸空可能因柵極感應(yīng)靜電電壓而將管子擊穿損壞。所以在帶載能力允許的情況下，一般均可把多余的輸入端和該電路的輸入信號并接使用，以增加邏輯可靠性，如圖示。2.TTL門驅(qū)動CMOS門當(dāng)TTL電路和CMOS電路相連接時(shí)，必須考慮它們之間電流驅(qū)動能力