組成原理課實(shí)驗(yàn)cpu綜合計(jì)數(shù)器

計(jì)數(shù)實(shí)驗(yàn)介實(shí)驗(yàn)?zāi)渴褂肐SE學(xué)會(huì)程序?qū)嶒?yàn)原8位數(shù)據(jù)，我們用其前四位來(lái)表示十位數(shù)，后四位表示個(gè)位數(shù)。實(shí)驗(yàn)步newproject，Simulator使用-SEPreferredlanguage在任意位置單擊鼠標(biāo)右鍵，并在彈出的菜單中選擇NewSource，在類型中選擇VerilogTestFixture選擇要進(jìn)試的模塊。點(diǎn)擊Next，再單擊Finish按鈕，ISE會(huì)在源代碼編輯initialend塊中編寫自己的測(cè)ImplementationContraintsFiles，新建后編輯約束文 下生成一個(gè)*.bit文件在主界面區(qū)域中，并選擇Initialize件，也可主界面，選擇assignnewconfigurationfile參考代module(inputwire[7:0]x,inputwireclk,inputwireclr,outputreg[6:0]a_to_g,outputreg[3:0]an,outputwiredp [3:0]wire[3:0]reg[19:0]assigndp=assigns=clkdiv[19]; //countevery5.2msassignaen= always@(*)case(s)0:digit=1:digit=x[7:4];default:digit=x[3:0];7段數(shù)碼管：hex7segalways@(*)case0:a_to_g=;1:a_to_g=;2:a_to_g=;3:a_to_g=;4:a_to_g=;5:a_to_g=;6:a_to_g=;7:a_to_g=;8:a_to_g=;9:a_to_g=;;'hB:a_to_g=;'hC:a_to_g=;'hD:a_to_g=;'hE:a_to_g=;'hF:a_to_g=;default:a_to_g=;////Digitselect:ancodealways@(*)an=if(aen[s]==an[s]=//always@(posedgeclkorposedgeclr)if(clr==clkdiv<=

clkdiv<=clkdiv+module//Inputsregclk;regclr;//wire[6:0]wiredp;x7seguut(//parameterTIME_PERIOD=10;#5always@(posedgeclk)initialx=0;clk=clr=//Wait100nsforglobalresettofinishNET"x[0]"LOC=NET"x[1]"LOC=NET"x[2]"LOC=NET"x[3]"LOC=NET"x[4]"LOC=NET"x[5]"LOC=NET"x[6]"LOC=NET"x[7]"LOC="T10";NET"clr"LOC="C9";NET"clk"LOC="V10";NET"a_to_g[0]"LOC="L14";NET"a_to_g[1]"LOC="N14";NET"a_to_g[2]"LOC="M14";NET"a_to_g[3]"LOC="U18";NET"a_to_g[4]"LOC="U17";NET"a_to_g[5]"LOC="T18";NET"a_to_g[6]"LOC="T17";NET"an[0]"LOC=