第四章組合邏輯電路

第四章組合邏輯電路本章主要內(nèi)容4.1概述4.2組合邏輯電路的分析和設(shè)計

4.3若干常用的組合邏輯電路

4.4組合邏輯電路中的競爭－冒險現(xiàn)象4.1概述

1.組合邏輯電路的特點任意時刻的輸出僅僅取決于該時的輸入，與電路原來的狀態(tài)無關(guān)。例如對于圖所示電路其輸出端的邏輯式為輸出和輸入的真值表如表4.1所示此電路為半加器，當輸入端的值一定時，輸出的取值也隨之確定，與電路的過去狀態(tài)無關(guān)，無存儲單元，屬于組合邏輯電路。2.邏輯功能的描述邏輯功能的描述可以用邏輯函數(shù)、邏輯圖及真值表來實現(xiàn)。由于邏輯圖不夠直觀，一般需要將其轉(zhuǎn)換成邏輯函數(shù)或真值表的形式。對于任何一個多輸入、多輸出的組合邏輯電路來講，都可以用所示框圖來表示。其中：a1、a2…an表示輸入變量，y1、y2…ym表示輸入變量，4.1概述

其輸出輸入的邏輯關(guān)系可表述為在電路結(jié)構(gòu)上信號的流向是單向性的，沒有從輸出端到輸入端的反饋。電路的基本組成單元是邏輯門電路，不含記憶元件。但由于門電路有延時，故組合邏輯電路也有延遲時間。4.1概述

4.2.1組合邏輯電路的分析方法4.2組合邏輯電路的分析方法和設(shè)計方法組合邏輯電路分析就是給定某邏輯電路，分析其邏輯功能。分析的步驟為a.由所給電路寫出輸出端的邏輯式；b.將所得的邏輯式進行化簡；d.由真值表分析電路的邏輯功能，即是做什么用的。c.由化簡后的邏輯式寫出輸出輸入的真值表；例4.2.1分析圖所示邏輯電路的邏輯功能。解：a.由圖可得4.2.1組合邏輯電路的分析方法b.化簡：其卡諾圖為化簡后4.2.1組合邏輯電路的分析方法c.由上述最簡邏輯式可得輸出輸入的真值表如表所示d.由真值表可知此電路為非一致電路，即輸入A、B、C取值不一樣時輸出為1,否則為0.其電路的特點是無反變量輸入。4.2.1組合邏輯電路的分析方法表4.2.1例4.2.2分析圖所示電路的邏輯功能解：由圖可得其真值表為其邏輯功能為半加器。4.2.1組合邏輯電路的分析方法練習(xí)：如圖所示電路，分析其邏輯功能。解：輸出端的邏輯式為輸出輸入真值表為由真值表可知，為全加器4.2.1組合邏輯電路的分析方法4.2.2組合邏輯電路的設(shè)計方法組合邏輯電路的設(shè)計就是根據(jù)給出的實際邏輯問題，求出實現(xiàn)這一邏輯功能的最簡單邏輯電路。所謂的最簡就是指實現(xiàn)的電路所用的器件數(shù)最少、器件的種類最少、器件之間的連線也最少。其步驟為一、進行邏輯抽象1.分析事件的邏輯因果關(guān)系，確定輸入變量和輸出變量；2.定義邏輯狀態(tài)的含義，即邏輯狀態(tài)的賦值；3.根據(jù)給定的邏輯因果關(guān)系列出邏輯真值表。邏輯抽象的其步驟二、寫出邏輯函數(shù)式4.2.2組合邏輯電路的設(shè)計方法根據(jù)對電路的具體要求和實際器件的資源情況而定。如與非－與非式，或非－或非式等。五、根據(jù)化簡或變換后的邏輯函數(shù)式，畫出邏輯電路的連接圖。六工藝設(shè)計由得到的真值表寫出輸出變量的邏輯函數(shù)式。三、選定器件的類型四、將邏輯函數(shù)化簡或變換成適當?shù)匦问浇M合邏輯電路的設(shè)計過程也可用圖的框圖來表示4.2.2組合邏輯電路的設(shè)計方法例設(shè)兩個一位二進制數(shù)A和B，試設(shè)計判別器，若A>B,則輸出Y為1，否則輸出Y為0.解：1.由題意列出真值表為2.由真值表寫出輸出端的邏輯式3.畫出邏輯電路圖，如圖所示4.2.2組合邏輯電路的設(shè)計方法例3.2.4設(shè)x和y是兩個兩位的二進制數(shù)，其中x＝x1x2，y＝y(tǒng)1y2，試設(shè)計一判別器，當x>y時，輸出為1；否則為0，試用與非門實現(xiàn)這個邏輯要求解：根據(jù)題意列出真值表為由真值表寫出輸出函數(shù)式為卡諾圖為4.2.2組合邏輯電路的設(shè)計方法則化簡后的邏輯函數(shù)為邏輯電路為4.2.2組合邏輯電路的設(shè)計方法練習(xí)1.試設(shè)計一邏輯電路供三人表決使用。每人有一電鍵，如果他贊成，就按電鍵，表示為1;如果不贊成，不按電鍵，表示0.表決結(jié)果用指示燈表示。若多數(shù)贊成，則指示燈亮，輸出為1,否則不亮為0。2.某同學(xué)參加四門課程考試，規(guī)定(1)課程A及格得1分，不及格為0分；(2)課程B及格得2分，不及格為0分；（3)課程C及格得4分，不及格為0分；（4)課程D及格為5分，不及格為0分。若總得分大于8分（含8分），則可結(jié)業(yè)。試用與非門實現(xiàn)上述邏輯要求。3.設(shè)計一個一位二進制全減器：輸入被減數(shù)為A，減數(shù)為B，低位來的借位數(shù)為C，全減差為D，向高位的借位數(shù)為Ci.4.2.2組合邏輯電路的設(shè)計方法4.3若干常用的組合邏輯電路4.3.1編碼器編碼：為了區(qū)分一系列不同的事物，將其中的每個事物用二值代碼表示。編碼器：由于在二值邏輯電路中，信號是以高低電平給出的，故編碼器就是把輸入的每一個高低電平信號變成一個對應(yīng)的二進制代碼。編碼器分為普通編碼器和優(yōu)先權(quán)編碼器。根據(jù)進制可分為二進制編碼器和二－十進制編碼器I0~I7為信號輸入端，高電平有效；Y2Y1Y0為三位二進制代碼輸出端，由于輸入端為8個，輸出端為3個，故也叫做8線－3線編碼器一、普通編碼器4.3.1編碼器如3位二進制普通編碼器，也稱為8線－3線編碼器，其框圖如圖所示其輸出輸入的真值表為4.3.1編碼器利用無關(guān)項化簡得到其輸出端邏輯式為特點：任何時刻只允許輸入一個編碼信號其邏輯電路如圖所示4.3.1編碼器圖4.3.23位二進制編碼器（8線－3線編碼器）二、優(yōu)先編碼器普通編碼器每次只能輸入一個信號。而優(yōu)先編碼器可以同時輸入幾個信號，但在設(shè)計時已經(jīng)將各輸入信號的優(yōu)先順序排好。當幾個信號同時輸入時，優(yōu)先權(quán)最高的信號優(yōu)先編碼。下面以8線－3線優(yōu)先編碼器74HC148為例，其邏輯符號如圖所示，內(nèi)部電路如書P170圖4.3.3.所示。4.3.1編碼器鏈接圖4.3.3由P170圖可知，如果不考慮輸出擴展端，8線-3線優(yōu)先編碼器（設(shè)I7優(yōu)先權(quán)最高，…，I0優(yōu)先權(quán)最低）其輸出端的邏輯式為4.3.1編碼器其中S為選通輸入端，當S＝0時，S＝1時所有輸出端均被鎖定在高電平，即I7～I0＝11。當S＝1時，S＝0，編碼器正常工作。鏈接由P170圖可知，不考慮擴展端，8線-3線優(yōu)先編碼器（設(shè)I7優(yōu)先權(quán)最高，…，I0優(yōu)先權(quán)最低）其真值表如表所示4.3.1編碼器輸入輸出I0I1I2I3I4I5I6I7Y2Y1Y0XXXXXXX1111XXXXXX10110XXXXX100101XXXX1000100XXX10000011XX100000010X100000000110000000000鏈接為了擴展電路的功能和使用的靈活性，在8線－3線優(yōu)先編碼器74HC148中附加了選通輸出端YS和擴展端YEX，且由P170圖可知4.3.1編碼器鏈接為0時，電路工作無編碼輸入為0時，電路工作有編碼輸入74HC148的真值表如下表4.3.1編碼器不可能出現(xiàn)00工作，且有輸入01工作，但無輸入10不工作11狀態(tài)說明：4.3.1編碼器4.3.1編碼器例試用兩片74HC148接成16線－4線優(yōu)先編碼器，將A0～A1516個低電平輸入信號編為0000～111116個4位二進制代碼，其中A15的優(yōu)先權(quán)最高，A0的優(yōu)先權(quán)最低解：a.要求16個輸入端，正好每個74LS148有8個輸入端，兩片正好16個輸入端,滿足輸入端的要求；4.3.1編碼器（1）（2）b.根據(jù)優(yōu)先權(quán)的要求，若第一片的優(yōu)先級比第二片高，則第一片的輸入為A15～A8，第二片的輸入為A7～A0。當?shù)谝黄ぷ?，即有輸入信號時，第二片禁止工作，也就是使得第二片的S＝1。不可能出現(xiàn)00工作，且有輸入01工作，但無輸入10不工作11狀態(tài)由表中可知可將第一片的YS接到第二片的S上4.3.1編碼器（1）（2）A15A8A7A0c.由于74HC148輸出端只有3個，要想根據(jù)要求輸出為4線，必須借用第一片的擴展端YEX。由于有輸入時，YEX＝0，無輸入時YEX＝1，故加反相器可作輸出四位二進制數(shù)碼的最高位。4.3.1編碼器d.由于74HC148禁止工作或允許工作而無輸入信號時，輸出端的狀態(tài)為111,故輸出四位二進制代碼的低三位可由兩片輸出端與非構(gòu)成。不可能出現(xiàn)00工作，且有輸入01工作，但無輸入10不工作11狀態(tài)（1）（2）A15A8A7A0其邏輯接線圖如圖所示。4.3.1編碼器優(yōu)先級第一片為高優(yōu)先權(quán)只有(1)無編碼輸入時，(2)才允許工作第(1)片YEX＝0時表示對A15～A8的編碼低3位輸出應(yīng)是兩片的輸出的“與非”三、二－十進制優(yōu)先編碼器74LS147即將十個信號編成10個BCD代碼。其內(nèi)部邏輯圖見書P173圖所示。其邏輯符號如圖所示4.3.1編碼器其中：I9～I0為10個輸入信號，I9的優(yōu)先權(quán)最高，I0的優(yōu)先權(quán)最低；Y3～Y0為四位二進制BCD碼的輸出端其功能表為注：1.當I0有輸入信號，其他輸出為高電平，輸出Y3Y2Y1Y0＝1111；4.3.1編碼器2.輸出代碼為對應(yīng)二進制BCD碼的反碼，如I6＝0時，輸出為Y3Y2Y1Y0＝1001，為0110的反碼4.3.2譯碼器譯碼器就是將每個輸入的二進制代碼譯成對應(yīng)的輸出高、低電平信號，和編碼器逆過程。常用的譯碼器分為二進制譯碼器、二－十進制譯碼器和顯示譯碼器。一、二進制譯碼器即將N位二進制代碼譯成2N個高低電平信號，稱為N線－2N線譯碼器。如N＝3,則可譯2N＝8個高低電平信號，稱為3線－8線譯碼器。圖為3線－8線譯碼器的框圖。其中：A2~A0－二進制代碼輸入端；Y7～Y0－信號輸出端圖4.3.63線－8線譯碼器的框圖其真值表如表4.3.2譯碼器輸入輸出A2A1A0Y7Y6Y5Y4Y3Y2Y1Y00000000000100100000010010000001000110000100010000010000101001000001100100000011110000000各輸出端邏輯式為稱為最小項譯碼器上述最小項3線－8線譯碼器由二極管與門陣列構(gòu)成的電路如圖所示設(shè)Vcc＝5V，輸入信號的高低電平為3V和0V，二極管導(dǎo)通壓降為0.7V4.3.2譯碼器1.二極管與門陣列構(gòu)成的3位二進制譯碼器圖4.3.7二極管與門陣列構(gòu)成的3線－8線譯碼器則當A2A1A0=010時，則只有Y2＝1圖4.3.7二極管與門陣列構(gòu)成的3線－8線譯碼器4.3.2譯碼器注：二極管構(gòu)成的譯碼器優(yōu)點是電路比較簡單。缺點是電路的輸入電阻低輸出電阻高。另外存在輸出電平移動問題。通常用在中大規(guī)模的集成電路中。2.中規(guī)模集成譯碼器74HC1384.3.2譯碼器74HC138是由CMOS門構(gòu)成的3線－8線譯碼器，其邏輯圖如圖所示圖4.3.8附加控制端輸出端低電平有效輸入端輸出端的邏輯式可以寫成圖為74HC138的邏輯符號圖4.3.974HC138的邏輯符號4.3.2譯碼器4.3.2譯碼器11111110111111110111011111101011011111011101011110111001011101111110011011111010010111111100011111111000011111111XXX1X1111111XXXX0A0A1A2S1輸出輸入其邏輯功能表為注：11111110111111110111011111101011011111011101011110111001011101111110011011111010010111111100011111111000011111111XXX1X1111111XXXX0A0A1A2S1輸出輸入4.3.2譯碼器b.當S1＝1，S2＋S3＝0時，譯碼器處于工作狀態(tài)11111110111111110111011111101011011111011101011110111001011101111110011011111010010111111100011111111000011111111XXX1X1111111XXXX0A0A1A2S1輸出輸入4.3.2譯碼器11111110111111110111011111101011011111011101011110111001011101111110011011111010010111111100011111111000011111111XXX1X1111111XXXX0A0A1A2S1輸出輸入4.3.2譯碼器c.當譯碼器工作時，輸出端的邏輯式為或?qū)懗捎缮厦娣治隹芍?，輸出端的邏輯式是以輸入的三個變量最小項取反的形式，故這種譯碼器也叫最小項譯碼器。4.3.2譯碼器圖4.3.974HC138的邏輯符號例3.3.2試用兩片3線－8線譯碼器74HC138組成4線－16線譯碼器，將輸出的4位二進制代碼D3D2D1D0譯成16個獨立的低電平信號Z0～Z15解：由于74HC138為3線－8線譯碼器，要構(gòu)成4線－16線譯碼器，需要4個輸入地址線，故要除了74HC138的3個輸入端外，還要利用附加控制端，根據(jù)74HC138功能表,利用S1和S2及S34.3.2譯碼器實現(xiàn)的電路如圖所示4.3.2譯碼器圖4.3.10D3=0（1）片工作，（2）片不工作D3=1（1）片不工作，（2）片工作二－十進制譯碼器就是將10個BCD代碼譯成10個高低電平的輸出信號，BCD碼以外的偽碼（1010～1111），輸出均無低電平信號產(chǎn)生。74HC42即為二－十進制的譯碼器，其內(nèi)部邏輯圖如圖所示，二、二－十進制譯碼器4.3.2譯碼器圖4.3.11其輸出端邏輯式為4.3.2譯碼器三、用譯碼器設(shè)計組合邏輯電路1.基本原理由于譯碼器的輸出為最小項取反，而邏輯函數(shù)可以寫成最小項之和的形式，故可以利用附加的門電路和譯碼器實現(xiàn)邏輯函數(shù)。2.舉例例4.3.1利用74HC138設(shè)計一個多輸出的組合邏輯電路，輸出邏輯函數(shù)式為：解：先將要輸出的邏輯函數(shù)化成最小項之和的形式，即4.3.2譯碼器將要實現(xiàn)的輸出邏輯函數(shù)的最小項之和的形式兩次取反，即由于74HC138的輸出為4.3.2譯碼器則用74HC138實現(xiàn)的電路如圖所示圖4.3.12例4.3.2試利用3線－8線譯碼器74HC138及與非門實現(xiàn)全減器，設(shè)A為被減數(shù)，B為減數(shù)，CI為低位的借位，D為差，CO為向高位的借位。解：a.由題意得出輸出、輸入真值表b.將輸出端邏輯式寫成最小項之和的形式，并利用反演定律化成與非－與非式。4.3.2譯碼器c.由74HC138的輸出可知故：d.其實現(xiàn)的電路圖如圖所示4.3.2譯碼器例4.3.3由3線－8線譯碼器74HC138所組成的電路如圖所示，試分析該電路的邏輯功能。解：各輸出端的邏輯式為4.3.2譯碼器輸出輸入的真值表為由真值表可以看出X＝X2X1X0作為輸入3為二進制數(shù)，Z＝Z2Z1Z0作為輸出的3位二進制數(shù)，當X<2，時Z＝1;當X>5時，Z＝0;當2≤X≤5時，Z＝X＋2.4.3.2譯碼器四、顯示譯碼器1.七段字符顯示器即用七段字符顯示0~9個十進制數(shù)碼，常用的七段字符顯示器有半導(dǎo)體數(shù)碼管和液晶顯示器兩種。a.半導(dǎo)體數(shù)碼管（LED七段顯示器)：圖為半導(dǎo)體數(shù)碼管BS201A（共陰極）的外形示意圖及內(nèi)部等效電路圖4.3.154.3.2譯碼器注：(1)半導(dǎo)體數(shù)碼管每段都是一個發(fā)光二極管（LED），材料不同，LED發(fā)出光線的波長不同，其發(fā)光的顏色也不一樣。(2)半導(dǎo)體數(shù)碼管分共陰極和共陽極兩類，BS201A屬于共陰極類型，因為從內(nèi)部電路上看，其各發(fā)光二極管的陰極是接在一起的。當外加高電平時，發(fā)光二極管亮，故高電平有效。而共陽極內(nèi)部電路如圖所示，故低電平有效。4.3.2譯碼器(3)半導(dǎo)體數(shù)碼管的優(yōu)點是工作電壓低，體積小、壽命長、可靠性高、響應(yīng)時間短、亮度高等。缺點為工作電流大（10mA）。4.3.2譯碼器b.液晶顯示器（LCD顯示器）：液晶是一種既有液體的流動性又具有光學(xué)特性的有機化合物。它的透明度和呈現(xiàn)的顏色是受外加電場的影響，利用這一點做成七段字符顯示器。七段液晶電極也排列成8字形，當沒有外加電場時，由于液晶分子整齊地排列，呈透明狀態(tài)，射入的光線大部分被返回，顯示器呈白色；2.BCD-七段顯示譯碼器當有外加電場，并且選擇不同的電極組合并加以電壓，由于液晶分子的整齊排列被破壞，呈渾濁狀態(tài)，射入的光線大部分被吸收，故呈暗灰色，可以顯示出各種字符來。液晶顯示器的最大優(yōu)點是功耗極低，工作電壓也低，但亮度很差，另外它的響應(yīng)速度較低。一般應(yīng)用在小型儀器儀表中。4.3.2譯碼器七段數(shù)碼管需要驅(qū)動電路，使其點亮。驅(qū)動電路可以是TTL電路或者CMOS電路，其作用是將BCD代碼轉(zhuǎn)換成數(shù)碼管所需要的驅(qū)動信號，共陽極數(shù)碼管需要低電平驅(qū)動；共陰極數(shù)碼管需要高電平驅(qū)動如共陰極數(shù)碼管BS201A4.3.2譯碼器當某段加高電平時，則點亮，加低電平時，熄滅。那么如果顯示某一數(shù)字如“3”，則abcdg＝11111，fe＝00。下表為BCD－七段顯示譯碼器的真值表（驅(qū)動共陰極數(shù)碼管）4.3.2譯碼器輸入輸出數(shù)字A3A2A1A0YaYbYcYdYeYfYg字形0000011111101000101100002001011011013001111110014010001100115010110110116011000111117011111100008100011111119100111100111010100001101111011001100112110001000111311011001011141110000111115111100000004.3.2譯碼器從真值表畫出Ya～Yg的卡諾圖，圈“0”然后求反可得各輸出端的邏輯式各輸出端的邏輯式為4.3.2譯碼器注：BCD－七段顯示譯碼器，不是最小項譯碼器，它是將4位BCD碼譯成7個代碼，廣義上也是譯碼器。7448是就是按照上面的邏輯式設(shè)計，并添加一些附加控制端和輸出端，集成的BCD－七段顯示譯碼器，可以驅(qū)動共陰極數(shù)碼管。其邏輯圖如圖所示4.3.2譯碼器圖4.3.16其中：A3~A0:四位BCD碼的輸入端Ya～Yg：驅(qū)動數(shù)碼管七段字符的7個輸出端4.3.2譯碼器其邏輯符號如圖所示4.3.2譯碼器燈測試輸入端LT：當LT＝0時，Ya~Yg全部置為1，使得數(shù)碼管顯示“8”4.3.2譯碼器滅零輸入RBI：當A3A2A1A0＝0000時，若RBI＝0，則Ya~Yg全部置為0，滅燈4.3.2譯碼器滅燈輸入/滅零輸出BI/RBO：當做為輸入端時，若BI/RBO＝0，無論輸入A3A2A1A0為何種狀態(tài)，無論輸入狀態(tài)是什么，數(shù)碼管熄滅，稱滅燈輸入控制端當做為輸出端時，只有當A3A2A1A0＝0000，且滅零輸入信號RBI＝0時，BI/RBO＝0，輸入稱滅零輸出端：因此BI/RBO＝0表示譯碼器將本來應(yīng)該顯示的零熄滅了

圖為7448驅(qū)動共陰極半導(dǎo)體數(shù)碼管BS201A的工作電路。4.3.2譯碼器利用RBI和RBO的配合，實現(xiàn)多位顯示系統(tǒng)的滅零控制，圖為有滅零控制的8位數(shù)碼顯示系統(tǒng)4.3.2譯碼器RBORBIRBIRBORBORBI圖4.3.19有滅零控制的8位數(shù)碼顯示系統(tǒng)數(shù)據(jù)選擇其就是在數(shù)字信號的傳輸過程中，從一組數(shù)據(jù)中選出某一個來送到輸出端，也叫多路開關(guān)。一、數(shù)據(jù)選擇器的工作原理3.3.3數(shù)據(jù)選擇器現(xiàn)以雙4選1數(shù)據(jù)選擇器74HC153為例說明數(shù)據(jù)選擇器的工作原理其內(nèi)部電路如圖所示圖4.3.20輸出端的邏輯式為其中數(shù)據(jù)選擇器的邏輯圖形符號如圖所示其中之一的數(shù)據(jù)選擇器的邏輯圖如圖所示4.3.3數(shù)據(jù)選擇器圖4.3.21其中對于一個數(shù)據(jù)選擇器：4.3.3數(shù)據(jù)選擇器其真值表如下表所示S1A1A0Y11XX0000D10001D11010D12011D134.3.3數(shù)據(jù)選擇器解：“四選一”只有2位地址輸入，從四個輸入中選中一個；“八選一”的八個數(shù)據(jù)需要3位地址代碼指定其中任何一個，故利用S做為第3位地址輸入端，其實現(xiàn)電路如圖所示例試用雙4選1數(shù)據(jù)選擇器74HC153組成8選1數(shù)據(jù)選擇器。4.3.3數(shù)據(jù)選擇器圖4.3.22輸出端的邏輯式為對于4選1數(shù)據(jù)選擇器，在S1＝1時，輸出于輸入的邏輯式為若將A1、A0作為兩個輸入變量，D10～D13為第三個變量的輸入或其他形式，則可由4選1數(shù)據(jù)選擇器實現(xiàn)3變量以下的組合邏輯函數(shù)。二、用數(shù)據(jù)選擇器設(shè)計組合邏輯電路4.3.3數(shù)據(jù)選擇器例4.3.5分別用4選1和8選1數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)同理，具有n位地址輸入的數(shù)據(jù)選擇器，可以產(chǎn)生任何形式輸入變量數(shù)不大于n＋1的組合邏輯函數(shù)。4.3.3數(shù)據(jù)選擇器解：（1）用四路數(shù)據(jù)選擇器實現(xiàn)若將B、C作為地址輸入線，A或其他形式作為各數(shù)據(jù)的輸入端，將所給的邏輯函數(shù)表示成最小項之和地形式，即雙4選1數(shù)據(jù)選擇器74HC153的一個4選1數(shù)據(jù)選擇器的輸出端邏輯函數(shù)為4.3.3數(shù)據(jù)選擇器則和所給函數(shù)相比較得：令A(yù)1=B，A0＝C，D10＝1，D11＝D12＝D13＝A(2)由8選1數(shù)據(jù)選擇器實現(xiàn)先將所給邏輯函數(shù)寫成最小項之和形式，即其電路連線如圖所示4.3.3數(shù)據(jù)選擇器8選1數(shù)據(jù)選擇器74HC151的輸出端邏輯式為4.3.3數(shù)據(jù)選擇器比較上面兩式，令:A2＝A，A1＝B，A0=C，D1＝D2＝D3=0，D0＝D4=D5=D6=D7=1故其外部接線圖如圖所示4.3.3數(shù)據(jù)選擇器比較上面兩式，令:A2＝A，A1＝B，A0=C，D1＝D2＝D3=0，D0＝D4=D5=D6=D7=1例試用雙4選1數(shù)據(jù)選擇器74HC153構(gòu)成全減器，設(shè)A為被減數(shù)，B為減數(shù)，CI為低位的借位，D為差，CO為向高位的借位。解：全減器的真值表為輸出端的邏輯式為4.3.3數(shù)據(jù)選擇器比較令：4.3.3數(shù)據(jù)選擇器則電路的連線圖如圖所示4.3.3數(shù)據(jù)選擇器4.3.4加法器一、1位加法器1.半加器半加器是只考慮兩個1位二進制數(shù)相加，不考慮低位的進位。其真值表為輸出端的邏輯式為輸入輸出ABSCO0000011010101101其邏輯電路及邏輯符號如圖所示4.3.4加法器圖4.3.26半加器得邏輯電路及邏輯符號邏輯電路邏輯符號2.全加器全家器除了加數(shù)和被加數(shù)外，還要考慮低位的進位。其真值表如左表其輸出端的邏輯式為4.3.4加法器輸入輸出ABCISCO0000000110010100110110010101011100111111由半加器組成的全加器的邏輯電路和邏輯符號如圖所示4.3.4加法器雙全加器74LS183的內(nèi)部電路是按下式構(gòu)建的，如圖所示4.3.4加法器圖4.3.27二、多位加法器1.串行進位加法器（行波進位加法器）圖所示電路為4位全加器，由于低位的進位輸出接到高位的進位輸入，故為串行進位加法器。4.3.4加法器兩個多位二進制數(shù)相加，必須利用全加器，1位二進制數(shù)相加用1個全加器，n位二進制數(shù)相加用n個全加器。只要將低位的進位輸出接到高位的進位輸入圖4.3.28串行進位加法器結(jié)構(gòu)簡單，但運算速度慢。應(yīng)用在對運算速度要求不高的場合。T692就是這種串行進位加法器。圖4.3.284.3.4加法器輸出邏輯式為2.超前進位加法器為了提高速度，若使進位信號不逐級傳遞，而是運算開始時，即可得到各位的進位信號，采用這個原理構(gòu)成的加法器，就是超前進位（CarryLook－ahead）加法器，也成快速進位（Fastcarry）加法器。4.3.4加法器輸入輸出ABCISCO0000000110010100110110010101011100111111由全加器真值表可知，高位的進位信號的產(chǎn)生是在兩種情況下：①在A·B＝1；②在A＋B＝1且CI＝1。故向高位的進位信號為設(shè)Gi＝AiBi為進位生成函數(shù)，Pi＝Ai＋Bi為進位傳遞函數(shù)，則上式可寫成4.3.4加法器和為：74LS283就是采用這種超前進位的原理構(gòu)成的4位超前進位加法器，其內(nèi)部電路如圖所示4.3.4加法器圖4.3.29以i＝0和i＝1為例4.3.4加法器(A0+B0)(A0

B0)(A1+B1)(A1

B1)(A0

B0)(A0+B0)(A1

B1)(A1+B1)((A0+B0)+(A0

B0)CI)邏輯圖形符號如圖所示。超前進位加法器提高了運算速度，但同時增加了電路的復(fù)雜性，而且位數(shù)越多，電路就越復(fù)雜。其中：A3~A0為一個四位二進制數(shù)的輸入；B3~B0為另一個二進制數(shù)的輸入；CI為最低位的進位；CO是最高位的進位；S3~S0為各位相加后的和。4.3.4加法器三、用加法器設(shè)計組合邏輯電路如果能將要產(chǎn)生的邏輯函數(shù)能化成輸入變量與輸入變量相加，或者輸入變量與常量相加，則用加法器實現(xiàn)這樣邏輯功能的電路常常是比較簡單。例4.3.7利用4位超前進位加法器74LS283器件組成的電路如圖所示，試分析電路所能完成的邏輯功能。4.3.4加法器解：寫出各輸入端的邏輯式4.3.4加法器則當Y7＝0時，74LS283(1)：A3＝0,A2＝D6，A1=D5，A0＝D4，74LS283(2)：A3＝D3,A2＝D2，A1=D1，A0＝D0，CI=0,做加法后和為Y7～Y0=0D6~D0.4.3.4加法器則當Y7＝1時，74LS283(1)：A3＝1,A2＝D6，A1=D5，A0＝D4，74LS283(2)：A3＝D3,A2＝D2，A1=D1，A0＝D0，CI=1,做加法后和為Y7～Y0=1D6~D0+1,4.3.4加法器故此電路是一個帶符號位的二進制求補碼電路，Y7為符號位，輸入二進制數(shù)碼為D6~D0.例4.3.8將BCD的8421碼轉(zhuǎn)換為余3碼4.3.4加法器輸入輸出DCBAY3Y2Y1Y000000011000101000010010100110110010001110101100001101001011110101000101110011100解：其真值表如右表所示，則故實現(xiàn)的電路如圖所示圖4.3.323.3.5數(shù)值比較器實現(xiàn)比較兩個數(shù)值大小的邏輯電路即為比較器。一、1位數(shù)值比較器設(shè)有一位二進制數(shù)A和B比較有三種可能結(jié)果實現(xiàn)的電路如圖所示圖4.3.33二、多位數(shù)值比較器例如：比較兩個4為二進制數(shù)A3A2

A1

A0和B3

B2

B1

B