八位十進制數(shù)字頻率計的設(shè)計

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2023~2023學年其次學期

《數(shù)字系統(tǒng)設(shè)計》

課程設(shè)計報告

題目：數(shù)字頻率計的設(shè)計班級：10電子信息（1）

姓名：鮑學貴李闖王群盧軍張力付世敏凌玲尹凡

指導教師：周珍艮

電氣工程系2023年6月

《數(shù)字系統(tǒng)設(shè)計》任務(wù)書

課題名稱指導教師執(zhí)行時間學生姓名鮑學貴李闖王群張力盧軍付世敏凌玲尹凡學號10091210031009121037100912106110091210891009121047100912110510091211091009121081設(shè)計一個8位10進制數(shù)字頻率計，能測量最大值小于5V的正弦波、三設(shè)計要求角波、方波或其他周期性波形的頻率，用數(shù)碼管顯示結(jié)果。數(shù)字頻率計的設(shè)計周珍艮2023~2023學年其次學期第14周承受任務(wù)系統(tǒng)方案設(shè)計及協(xié)調(diào)硬件電路設(shè)計（1）硬件電路設(shè)計(2)軟件設(shè)計(1)軟件設(shè)計(2)課程設(shè)計的撰寫(1)課程設(shè)計的撰寫（2）課程設(shè)計方案的檢查評分

摘要

數(shù)字頻率計是用數(shù)字顯示被測信號頻率的儀器，被測信號可以是正弦波、方波或其它周期性變化的信號。數(shù)字頻率計廣泛應(yīng)用于科研機構(gòu)、學校、試驗室、企業(yè)生產(chǎn)車間等場所。研究數(shù)字頻率計的設(shè)計和開發(fā)，有助于頻率計功能的不斷完善、性價比的提高和實用性的加強。

本文介紹了一種自頂向下分層設(shè)計多功能數(shù)字頻率計的設(shè)計方法。該頻率計采用VHDL硬件描述語言編程，以QuartusII為開發(fā)環(huán)境，極大地減少了硬件資源的占用。數(shù)字頻率計模塊劃分的設(shè)計具有相對獨立性，可以對模塊單獨進行設(shè)計、調(diào)試和修改，縮短了設(shè)計周期。所設(shè)計的VHDL語言通過仿真能夠較好的測出所給頻率并且滿足數(shù)字頻率計的自動清零和自動測試的功能要求，具有理論與實踐意義。8位十進制數(shù)字頻率計的設(shè)計緒論

沒有競爭力，這也和我國其他的民族產(chǎn)業(yè)存在一致的狀況，這也正是我國在高速發(fā)展后的今天很少有自己的民族品牌的原因，所以我國應(yīng)當大力的支持自己的民族品牌，不僅僅是要在資金和人才的投入，還要有具體的實際行動并起到一定的保護作用。

1.3本文的主要工作

本文的主要工作為：

(1)首先分析了8位十進制數(shù)字頻率計的基本原理。

(2)對設(shè)計工具QuartusII進行了介紹，對設(shè)計中使用的VHDL語言[2-3]進行介紹。(3)對數(shù)字頻率計的各個模塊功能的分析，進行了功能仿真測試，得出仿真波形圖。本文的安排如下：第一章介紹數(shù)字頻率計的設(shè)計背景，設(shè)計意義，其次章介紹EDA技術(shù)原理與概述，本論文是以EDA技術(shù)為基礎(chǔ)編寫的所以對EDA技術(shù)的要求比較高，對VHDL語言的編寫以及QuartusII的運用都要比較熟練。介紹了可編程規(guī)律器件FPGA和硬件描述語言，第三章是對數(shù)字頻率計的基本原理以及對設(shè)計的要求進行概述，對目標芯片的介紹等，第四章介紹各個功能模塊的基本功能以及VHDL語言的分析，將各部分進行仿真并對其進行仿真分析，測出所給頻率。對該設(shè)計的數(shù)字頻率計的仿真進行理論值與試驗值的驗證，第五章是本文的終止語。

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8位十進制數(shù)字頻率計的設(shè)計數(shù)字頻率計的系統(tǒng)分析

其次章數(shù)字頻率計的系統(tǒng)分析

2.18位十進制數(shù)字頻率計系統(tǒng)設(shè)計的原理

2.1.1數(shù)字頻率計的基本原理

數(shù)字頻率計的基本原理是用一個頻率穩(wěn)定度高的頻率源作為基準時鐘，尋常狀況下計算每秒內(nèi)待測信號的脈沖個數(shù),此時我們稱閘門時間為1秒。閘門時間也可以大于或小于一秒。閘門時間越長，得到的頻率值就越確鑿，但閘門時間越長則每測一次頻率的間隔就越長。閘門時間越短，測的頻率值刷新就越快,但測得的頻率精度就受影響。數(shù)字頻率計的主要功能是測量周期信號的頻率。頻率是單位時間（1S）內(nèi)信號發(fā)生周期變化的次數(shù)。假使我們能在給定的1S時間內(nèi)對信號波形計數(shù)，并將計數(shù)結(jié)果顯示出來，就能讀取被測信號的頻率。數(shù)字頻率計首先必需獲得相對穩(wěn)定與確鑿的時間，同時將被測信號轉(zhuǎn)換成幅度與波形均能被數(shù)字電路識別的脈沖信號，然后通過計數(shù)器計算這一段時間間隔內(nèi)的脈沖個數(shù)，將其換算后顯示出來。這就是數(shù)字頻率計的基本原理。2.1.2系統(tǒng)總體框架圖

圖2.1系統(tǒng)總體框架圖

總體框圖設(shè)計思路：由50MHz系統(tǒng)時鐘分頻得到0.5Hz的基準時鐘。在基準時鐘的1S高電平期間計被測頻率的脈沖個數(shù)，1S高電平終止時計數(shù)終止，所記錄的

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8位十進制數(shù)字頻率計的設(shè)計數(shù)字頻率計的系統(tǒng)分析

脈沖個數(shù)是被測信號的頻率，為了在數(shù)碼管上顯示計數(shù)結(jié)果需要鎖存器將所計的數(shù)鎖存，因此，在基準時鐘下降沿來的時候鎖存器實現(xiàn)鎖存功能。為了下次計數(shù)必需將本次計數(shù)的結(jié)果清零，所以在基準時鐘低電平期間對計數(shù)器清零。被測頻率從計數(shù)器的是中端輸入實現(xiàn)頻率的測試。將鎖存器鎖存的數(shù)據(jù)輸入掃描器，通過譯碼器將鎖存的二進制數(shù)譯成十進制然后顯示到數(shù)碼管上，最終被讀出來。

2.28位十進制數(shù)字頻率計設(shè)計任務(wù)及要求

用測頻法設(shè)計一個八位十進制的數(shù)字頻率器，測頻范圍是1HZ到49999999HZ。（1）測量范圍信號：方波、正弦波；幅度：0.5V～5V；頻率：1Hz～4999999HZ。（2）測量范圍信號：脈沖波；幅度：0.5V～5V；脈沖寬度≥100μs.測量誤差≤1%。

（3）顯示器：十進制數(shù)字顯示，顯示刷新時間1～10秒連續(xù)可調(diào)，對上述三種測量功能分別用不同顏色的發(fā)光二極管指示。（4）具有自校功能，時標信號頻率為1Hz。

2.3目標芯片F(xiàn)LEX10K

目標芯片[11]選用Altera公司生產(chǎn)的FPGA產(chǎn)品FLEX10K系列[9]中的LC84-4，F(xiàn)LEX10K是ALTERA公司研制的第一個嵌入式的PLD可編程規(guī)律器件系列。它具有高密度、低成本、低功率等特點，利用FLEX10K系列CPLD可編程規(guī)律器件的EAB可在系統(tǒng)中實現(xiàn)規(guī)律功能和存貯功能。FLEX10K是ALTERA公司研制的第一個嵌入式的PLD，它具有高密度、低成本、低功率等特點，是當今ALTERACPLD中應(yīng)用前景最好的器件系列之一。它采用了重復(fù)可構(gòu)造的CMOSSRAM工藝，并把連續(xù)的快速通道互連與獨特的嵌入式陣列結(jié)構(gòu)相結(jié)合，同時可結(jié)合眾多可編程器件來完成普通門陣列的宏功能。每一個FLEX10K器件均包括一個嵌入式陣列和一個規(guī)律陣列，因而設(shè)計人員可輕松地開發(fā)集存貯器、數(shù)字信號處理器及特別規(guī)律等強大功能于一身的芯片。

FPGA采用可編程的查找表LUT（LookUpTable）結(jié)構(gòu)。LUT是可編程的最小規(guī)律單元,大部分FPGA采用基于SRAM的查找表規(guī)律形式結(jié)構(gòu)，用SRAM來構(gòu)成規(guī)律函數(shù)發(fā)生器。FLEX內(nèi)部結(jié)構(gòu)如圖3.2所示。

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8位十進制數(shù)字頻率計的設(shè)計數(shù)字頻率計的系統(tǒng)分析

圖2.2FLEX內(nèi)部芯片結(jié)構(gòu)

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8位十進制數(shù)字頻率計的設(shè)計各功能模塊基于VHDL的設(shè)計與仿真

第三章各功能模塊基于VHDL的設(shè)計與仿真

3.18位十進制數(shù)字頻率計的電路規(guī)律圖

8位十進制數(shù)字頻率計的電路規(guī)律圖，它由一個測頻控制信號發(fā)生器TESTCTL、8個有時鐘使能的十進制計數(shù)器CNT10、一個32位鎖存器REG32B[8]組成。以下分別表達頻率計各規(guī)律模塊的功能與設(shè)計方法。8位十進制數(shù)字頻率計的電路規(guī)律如圖4.18所示。

圖3.18位十進制數(shù)字頻率計的電路規(guī)律圖

3.2測頻控制信號發(fā)生器的功能模塊及仿真

（1）測頻控制信號發(fā)生器的功能模塊如圖4.2所示。

圖3.2測頻控制信號發(fā)生器的功能模塊圖

（2）源程序如下：

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8位十進制數(shù)字頻率計的設(shè)計各功能模塊基于VHDL的設(shè)計與仿真

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYTESTCTLIS

PORT(CLK:INSTD_LOGIC;--1Hz測頻控制時鐘TSTEN:OUTSTD_LOGIC;--計數(shù)器時鐘使能CLR_CNT:OUTSTD_LOGIC;--計數(shù)器清零LOAD:OUTSTD_LOGIC);--輸出鎖存信號ENDENTITYTESTCTL;

ARCHITECTUREARTOFTESTCTLISSIGNALDIV2CLK:STD_LOGIC;BEGIN

PROCESS(CLK)ISBEGIN

IFCLK'EVENTANDCLK='1'THEN--1HZ時鐘二分頻DIV2CLK8位十進制數(shù)字頻率計的設(shè)計各功能模塊基于VHDL的設(shè)計與仿真

CASESECIS

WHEN\WHEN\WHEN\WHEN\WHEN\WHEN\WHEN\WHEN\WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;SELNULL;ENDCASE;ENDPROCESS;

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\

8位十進制數(shù)字頻率計的設(shè)計各功能模塊基于VHDL的設(shè)計與仿真

ENDARCHITECTUREbehav;

數(shù)碼譯碼[14]主要是用來完成各種碼制之間的轉(zhuǎn)換。例如可用來完成BCD—十進制數(shù)、十進制數(shù)—BCD之間數(shù)制的轉(zhuǎn)換。從圖3.11仿真圖可知，當LED的輸入為“0X7E〞數(shù)碼管就會顯示為“0〞，當LED的輸入為“0X06〞數(shù)碼管就會顯示為“1〞。圖3.11為數(shù)碼管譯碼顯示仿真圖。

圖3.11數(shù)碼管譯碼顯示仿真圖

3.7十進制計數(shù)器的功能模塊及仿真

3.7.1計數(shù)器

計數(shù)是一種最簡單基本的運算，計數(shù)器[15]就是實現(xiàn)這種運算的規(guī)律電路，計數(shù)器在數(shù)字系統(tǒng)中主要是對脈沖的個數(shù)進行計數(shù)，以實現(xiàn)測量、計數(shù)和控制的功能，同時兼有分頻功能，計數(shù)器是由基本的計數(shù)單元和一些控制門所組成，計數(shù)單元則由一系列具有存儲信息功能的各類觸發(fā)器構(gòu)成，這些觸發(fā)器有RS觸發(fā)器、T觸發(fā)器、D觸發(fā)器及JK觸發(fā)器等。計數(shù)器在數(shù)字系統(tǒng)中應(yīng)用廣泛，如在電子計算機的控制器中對指令地址進行計數(shù)，以便順序取出下一條指令，在運算器中作乘法、除法運算時記錄下來加法、減法次數(shù)，又如在數(shù)字儀器中對脈沖的計數(shù)等等。計數(shù)器可以用來顯示產(chǎn)品的工作狀態(tài)，一般來說主要是用來表示產(chǎn)品已經(jīng)完成了多少份的折頁配頁工作。它主要的指標在于計數(shù)器的位數(shù)，常見的有3位和4位的。很顯然，3位數(shù)的計數(shù)器最大可以顯示到999，4位數(shù)的最大可以顯示到9999。3.7.2十進制計數(shù)器的功能模塊及仿真

（1）十進制計數(shù)器的功能模塊如圖3.12所示。

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8位十進制數(shù)字頻率計的設(shè)計各功能模塊基于VHDL的設(shè)計與仿真

圖3.12十進制計數(shù)器的功能模塊

（2）源程序如下：

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;ENTITYCNT10IS

PORT(CLK:INSTD_LOGIC;--計數(shù)時鐘信號CLR:INSTD_LOGIC;ENA:INSTD_LOGIC;

--清零信號--計數(shù)使能信號

--4位計數(shù)結(jié)果輸出

CQ:OUTINTEGERRANGE0TO15;ENDENTITYCNT10;

ARCHITECTUREARTOFCNT10ISSIGNALCQI:INTEGERRANGE0TO15;BEGIN

PROCESS(CLK,CLR,ENA)ISBEGIN

IFCLR='1'THENCQI8位十進制數(shù)字頻率計的設(shè)計各功能模塊基于VHDL的設(shè)計與仿真

USEIEEE.STD_LOGIC_1164.ALL;ENTITYREG32BIS

PORT(LOAD:INSTD_LOGIC;

DIN:INSTD_LOGIC_VECTOR(31DOWNTO0);

DOUT:OUTSTD_LOGIC_VECTOR(31DOWNTO0));ENDENTITYREG32B;

ARCHITECTUREARTOFREG32BISBEGIN

PROCESS(LOAD,DIN)ISBEGIN

IFLOAD'EVENTANDLOAD='1'THENDOUTCLK,TSTEN=>SE,CLR_CNT=>SC,LOAD=>SL);U1:CNT10PORTMAP(CLK=>FSIN,CLR=>SC,ENA=>SE,

CQ=>SD(3DOWNTO0),CARRY_OUT=>S1);--名字關(guān)聯(lián)

U2:CNT10PORTMAP(CLK=>S1,CLR=>SC,ENA=>SE,

CQ=>SD(7DOWNTO4),CARRY_OUT=>S2);U3:CNT10PORTMAP(S2,SC,SE,SD(11DOWNTO8),S3);--位置關(guān)聯(lián)U4:CNT10PORTMAP(S3,SC,SE,SD(15DOWNTO12),S4);U5:CNT10PORTMAP(S4,SC,SE,SD(19DOWNTO16),S5);U6:CNT10PORTMAP(S5,SC,SE,SD(23DOWNTO20),S6);U7:CNT10PORTMAP(S6,SC,SE,SD(27DOWNTO24),S7);U8:CNT10PORTMAP(S7,SC,SE,SD(31DOWNTO28),S8);

U9:REG32BPORTMAP(LOAD=>SL,DIN=>SD(31DOWNTO0),DOUT=>DOUT);ENDARCHITECTUREART;

通過圖3.15和圖3.16可以得出，當時鐘信號輸入為1s，測試信號輸入為1.0ms時，

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8位十進制數(shù)字頻率計的設(shè)計各功