功能測試理論

功能測試理論1.基礎(chǔ)術(shù)語摘要：本章節(jié)包含以下內(nèi)容，功能測試簡介u功能測試要求u輸入/輸出信號的建立U功能測試的一些方法u基礎(chǔ)術(shù)語功能測試包含一些新的術(shù)語，這里先簡單介紹一下：OutputMask輸出屏蔽，一種在功能測試期間讓測試通道的輸出比較功能打開或關(guān)閉的方法，可以針對單獨的pin在單獨的周期實施。OutputSampling輸出采樣，在功能測試中，DUT的輸出信號在周期內(nèi)的某個時間點被評估的過程。PE卡上的比較電路會將輸出電壓和預先設(shè)定的邏輯1(VOH)和邏輯0(VOL)相比較，然后測試系統(tǒng)做出pass或fail的判斷。OutputSampling也稱為“Strobing"。TestPattern測試向量(國內(nèi)很多資料將其譯為“測試模式”)，是器件一系列所設(shè)計的邏輯功能的輸入輸出狀態(tài)的描述。輸入數(shù)據(jù)由測試系統(tǒng)提供給DUT，輸出數(shù)據(jù)則用于和DUT的輸出響應(yīng)相比較。在功能測試期間，測試向量施加到DUT并運行，當其中的一個期望輸出與器件的實際輸出不匹配時，一個failure就產(chǎn)生了。Testpattern也稱為“TestVectors"或“TruthTables(真值表)"。TestVectors的說法更強調(diào)時序性，指邏輯電平的一系列0、1序列或其他表征。SignalFormat信號格式，PE驅(qū)動電路提供的輸入信號的波形。功能測試功能測試是驗證DUT是否能正確實現(xiàn)所設(shè)計的邏輯功能，為此，需生成測試向量或真值表以檢測DUT中的錯誤，真值表檢測錯誤的能力可用故障覆蓋率衡量，測試向量和測試時序組成功能測試的核心。當執(zhí)行功能測試時，必須考慮DUT性能的所有方面，必須仔細檢查下列項的準確值：VDDMin/MaxDUT電源電平VIL/VIH輸入電平VOL/VOH輸出電平IOL/IOH輸出電流負載VREFIOL/IOH切換點TestFrequency測試頻率/周期InputSignalTimings時鐘/建立時間/保持時間/控制信號InputSignalFormats輸入波形OutputTimings周期內(nèi)何時采樣VectorSequencing向量文件的起始/終止點從上表可以看出，在功能測試中需要利用測試系統(tǒng)的大部分資源，所有的功能測試都有兩個不同的部分組成，主測試程序中的測試向量文件和指令集。測試向量文件代表需測試的DUT的輸入輸出邏輯狀態(tài)，測試程序包括控制測試硬件產(chǎn)生必需的電壓、波形和時序需要的信息。FunctionalTestingVectorDataInputandOutput

(miingandFormatting

ControlsPinEle匚tronic:*

(PE)CardsInputStates

(1110010100)

10Control

(Driver0nOff)TimeSetSelect(TS1,TS2?TS3)0utputStates(LZHLHZLHHL)OutputMasking(LHXXHXXLXH?Driver/□Svjtch圖5-1.功能測試TimeSetControlOutputControlandStrobeTimingVectorDataInputandOutput

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10Control

(Driver0nOff)TimeSetSelect(TS1,TS2?TS3)0utputStates(LZHLHZLHHL)OutputMasking(LHXXHXXLXH?Driver/□Svjtch圖5-1.功能測試TimeSetControlOutputControlandStrobeTimingInplitTiming,FormatsandI/OControlFormattedInpi_rtTimingandFormatData執(zhí)行功能測試時，測試系統(tǒng)給DUT提供輸入數(shù)據(jù)并逐個周期、逐個管腳監(jiān)測DUT的輸出，如果任何管腳輸出邏輯狀態(tài)、電壓、時序與期望的不符，則功能測試就無法通過。2.測試周期及輸入數(shù)據(jù)測試周期測試周期（testcycle或testperiod）是基于器件測試過程中的工作頻率而定義的每單元測試向量所持續(xù)的時間，其公式為：T=1/F，T為測試周期，F(xiàn)為工作頻率。每個周期的起始點稱為timezero或TO，為功能測試建立時序的第一步總是定義測試周期的時序關(guān)系。輸入數(shù)據(jù)輸入數(shù)據(jù)由以下因素的組合構(gòu)成：測試向量數(shù)據(jù)（給到DUT的指令或激勵）輸入信號時序（信號傳輸點）?輸入信號格式（信號波形）?輸入信號電平（VIH/VIL）

時序設(shè)置選擇（如果程序中有不止一套時序）最簡單的輸入信號是以測試向量數(shù)據(jù)形式存儲的一個邏輯0或邏輯1電平，而代表邏輯0或邏輯1的電平則由測試頭中的VIH/VIL參考電平產(chǎn)生。大部分的輸入信號要求設(shè)置為包含唯一格式（波形）和時序（時沿設(shè)定）的更為復雜的數(shù)據(jù)形式，主程序中會包含這些信息并通過相應(yīng)的代碼實現(xiàn)控制和調(diào)用。一些老的測試機是資源分享結(jié)構(gòu)，這意味著測試硬件可同時提供的輸入時序、格式、電平都是有限的這增加了測試程序開發(fā)的難度；而擁有perpin結(jié)構(gòu)的測試系統(tǒng)則使程序開發(fā)大大簡化，因為每個管腳都可以擁有自己的時序、格式和電平。輸入信號格式信號的格式很重要，使用得當可以保證規(guī)格書定義的所有AC參數(shù)均被測試。信號格式與向量數(shù)據(jù)、時沿設(shè)定及輸入電平組合使用可以確定給到DUT的輸入信號波形。圖5-2給出了一些信號格式的簡單描述，有心的朋友應(yīng)該熟悉并記住他們。InputSignalCreationTODataFromNRZDNRZRZROTODataFromNRZDNRZRZROSBCControlfor

FETSwitch

OnPECandTimingMarkersILouie0I1111Prom111LattCvcls111!:111i11圖5-2.信號格式NRZNonReturntoZero，不返回，代表存儲于向量存儲器的實際數(shù)據(jù)，它不含有時沿信息，只在每個周期的起始（TO）發(fā)生變化。DNRZDelayedNonReturntoZero，延遲不返回，顧名思義，它和NRZ一樣代表存儲于向量存儲器的數(shù)據(jù)，只是周期中數(shù)據(jù)的轉(zhuǎn)變點不在TO。如果當前周期和前一周期的數(shù)據(jù)不同，DNRZ會在預先定義的延時點上發(fā)生跳變。RZReturntoZero,返回0,當數(shù)據(jù)為1時提供一個正向脈沖，數(shù)據(jù)為0時則沒有變化。RZ信號含有前（上升）沿和后（下降）沿這兩個時間沿。當相應(yīng)管腳的所有向量都為邏輯1時，用RZ格式則等于提供正向脈沖的時鐘。一些上升沿有效的信號，如片選（CS）信號，也會要求使用RZ格式。ROReturntoOne，返回1,與RZ相反，當數(shù)據(jù)為0時提供一個負向脈沖，數(shù)據(jù)為1時則保持。RO信號也有前（下降）沿和后（上升）沿。當相應(yīng)管腳的所有向量都為邏輯0時，RO格式提供了負向脈沖的時鐘。一些下降沿有效的信號，如始能（OE/）信號，會要求使用RO格式。SBCSurroundByComplement，補碼環(huán)繞，當前后周期的數(shù)據(jù)不同時，它可以在一個周期內(nèi)提供3個跳變沿，信號更為復雜：首先在T0翻轉(zhuǎn)電平，等待預定的延遲后，在定義的脈沖寬度內(nèi)表現(xiàn)真實的向量數(shù)據(jù)，最后再次翻轉(zhuǎn)電平并在周期內(nèi)剩下的時間保持。SBC是運行測試向量時唯一能同時保證信號建立（setup）和保持（hold）時間的信號格式，也被稱為XOR格式。ZDZ（Impendance）Drive，高阻驅(qū)動，允許輸入驅(qū)動在同一周期內(nèi)打開和關(guān)閉。當驅(qū)動關(guān)閉，測試通道處于高阻態(tài)；當驅(qū)動打開，則根據(jù)向量給DUT送出邏輯0或1。輸入信號時序一旦決定了測試周期，周期內(nèi)各控制信號的布局及時沿位置也就可以確定了。通常來說，輸入信號有兩類控制信號和數(shù)據(jù)信號。數(shù)據(jù)信號在控制信號決定的時間點提供數(shù)據(jù)讀入或鎖定到器件內(nèi)部邏輯。第一個要決定的是控制信號的有效時沿和數(shù)據(jù)信號的建立和保持時間，這些信息將決定周期內(nèi)各輸入信號時間沿的位置。

接下來決定各輸入信號的格式。時鐘信號通常使用RZ（正脈沖）或RO（負脈沖）格式；上升沿有效的信號如片選（CS）或讀（READ）常使用RZ格式；下降沿有效的信號如輸出始能（0E/）常使用RO格式；擁有建立和保持時間要求的數(shù)據(jù)信號常使用SBC格式；其他的輸入信號則可以使用NRZ或DNRZ格式。輸入信號由測試系統(tǒng)各區(qū)域提供的數(shù)據(jù)組合創(chuàng)建，最后從測試頭輸出的信號波形是測試向量、時沿設(shè)置、信號格式及VIH/VIL設(shè)置共同作用的結(jié)果，如圖5-3。InputSignalCreataonTimingEd口ej

PlacemeritFormat

Definition101100001101lluuulLyacllrigTrailingTimingEd口ej

PlacemeritFormat

Definition101100001101lluuulLyacllrigTrailingRS/RONIlS/DNIlESECMJIHl=2.UVUILzLu.8VTOH23.5VVIL20.ov'■^ItageLeveJ￡STLllLIJJU]UJJU]>JJVectorI；ataEdgeTimingRZFermatRCiFormat￡HCFermat圖5-3.輸入信號的創(chuàng)建功能測試（3）——輸出數(shù)據(jù)輸出數(shù)據(jù)輸出部分的測試由以下組合：測試向量數(shù)據(jù)（期望的邏輯狀態(tài)）采樣時序（周期內(nèi)何時對輸出進行采樣）VOL/VOH（期望的邏輯電平）IOL/IOH（輸出電流負載）

測試輸出功能測試期間，程序會為每個輸出管腳在測試周期內(nèi)指定一個輸出采樣時間，在這個時間點上，比較單元會對輸出進行采樣，再將采樣到的DUT輸出信號電平和VOL/VOH參考電平相比較。測試向量含有每個管腳的期望邏輯狀態(tài)。如果期望是邏輯0當采樣進行時，DUT的輸出電平必須小于或等于VOL；如果期望時邏輯1,則必須大于或等于VOH。部分測試系統(tǒng)還擁有測試高阻態(tài)的能力。圖5-4顯示了測試普通輸出管腳時，DUT輸出和VOH/VOL之間pass/fail/pass的關(guān)系。FunctionalTestingof

V^lidOutputLevelsPASSLogicOne—VOHLe\el—VOHLe\el—VOLLa^lPASSLogicZeroComparatorlogicforvalidoutputlevels圖5-4.功能測試的輸出電平測試高阻態(tài)輸出高阻態(tài)的輸出管腳也可以進行功能性的測試，在這類測試中，將比較器邏輯翻轉(zhuǎn)以得到非有效的邏輯。高阻狀態(tài)（電平）定義為高于VOL和低于VOH的電壓（見圖7-5）。DUT的外部電壓需將高阻狀態(tài)拉到非有效（中間）的電壓，通過接到參考電壓的負載可以做到。通常使用2V的參考電壓代表中間級或高阻態(tài)。當輸出進入高阻態(tài)時，將不能輸出電壓和電流。高阻態(tài)輸出將會保持其最后的邏輯狀態(tài)直至器件外部的因素引起輸出改變。負載將輸出拉到特定的參考電壓。圖5-5表示測試高阻抗輸出時，DUT輸出和VOL/VOH值之間的fail/pass/fail的關(guān)系。

FunctionalTestingof

HighImpedanceLevelsPASSHighZState—V10HLmvdPASSHighZState—V10HLmvd一VIOLLe\elComparatorlogicforHighImpedanceLevels.圖5-5.高阻邏輯輸出電流負載在功能測試中，DUT輸出可能會用到電流負載。PE卡上配置有可編程電流負載（也叫動態(tài)電流負載）電路，可以在測試程序中進行設(shè)定。如果測試系統(tǒng)不支持可編程負載，則可能需要在外圍硬件電路上加上電阻。電流負載的作用是運行功能測試時在輸出端施加合適的IOL和IOH電流。通過施加指定的IOL/IOH電流而測試VOL/VOH電壓，輸出電流和電壓的參數(shù)在功能測試運行過程中得以驗證，這比用PMU實施相同的測試快得多。輸出信號時序輸出信號的傳輸通常由時鐘和控制信號的時間沿進行控制，要理解這一點，需要察看器件的時序圖，確定引起輸出信號發(fā)生變化的時鐘有效沿和控制信號，以及輸出達到有效邏輯電平前所需要的延遲時間，這些都是為了確定特定信號采樣點在周期內(nèi)的位置。測試系統(tǒng)硬件的能力允許的話，采樣形式可以是邊沿模式或窗口模式。邊沿模式只在周期內(nèi)特定的時間點采集并比較一次數(shù)據(jù)，而窗口模式則在周期內(nèi)特定的一段時間都對輸出進行采樣和比較。通常來講，好的測試時序會使輸出的變化和測試系統(tǒng)的檢測發(fā)生在相同的周期內(nèi)，這樣就可以在測試周期內(nèi)準確地測量輸出延遲，保證在測試周期結(jié)束前有足夠的時間輸出準確的結(jié)果。一些器件的輸出端存在比其他的需要更長的時間達到它們的最終值，在降低的頻率上測試能發(fā)現(xiàn)傳輸延遲的問題。還需要認識到的是一些測試系統(tǒng)對輸出采樣距測試周期內(nèi)的始端或末端（如T0）距離的問題考慮得不多。OutputSignalTesting時姑j：山応也DUTOutputSignalsVOLVOH——VectorDataOUTOutputStrobe!qr-fr aTimingFunctionalComparatorst>Strobe

liningOutput

MaskingL斗I時姑j：山応也DUTOutputSignalsVOLVOH——VectorDataOUTOutputStrobe!qr-fr aTimingFunctionalComparatorst>Strobe

liningOutput

MaskingL斗IISampleOutputH?raVector[Jatat?？趖putLogicLMwisk(IgnoreOutput]LagicHNoTestI? Cycle 1-VOHVOL圖5-6.輸出測試如圖5-6所示，一些因素綜合影響著什么時候怎樣精確測試輸出信號，包括：向量數(shù)據(jù)決定期望的邏輯狀態(tài)；VOL/VOH參考電平?jīng)Q定期望的輸出電壓；輸出采樣時序決定著周期內(nèi)輸出信號的測試點；輸出比較屏蔽（mask）控制決定了輸出結(jié)果是用以判斷pass/fail還是忽略。功能測試（4）——OutputLoadingforACTestAC測試的輸出負載器件的規(guī)格書可能會標示進行AC時序測試時器件輸出管腳上需要施加的電流性負載。這些負載通常是電阻、電容、二極管以及他們的網(wǎng)絡(luò)，用以模仿器件最終應(yīng)用條件下（比如電腦或手機上）的負載狀態(tài)，這類負載往往伴隨有TTL電路在其中。圖5-7是AC測試中給邏輯0輸出施加負載的一個例子。TTLOutputLoadforACTestingVCC=-5.0VGND"gRL=20000CL=15pFDiodes^1N3064圖5-7.AC負載起始，VCC設(shè)置為5.0V而節(jié)點A懸空，此狀態(tài)下節(jié)點A與B會呈現(xiàn)約2.1V電壓，施加在RL(2Kohm)上的電壓為2.9V，則會有1.45mA流經(jīng)RL和3個二極管流向GND。當節(jié)點A連接到某個器件驅(qū)動邏輯0(0.4V)的輸出上，經(jīng)過二極管D4，將節(jié)點B拉低至1.1V，那么現(xiàn)在施加在RL上的電壓就變成了3.9V，而經(jīng)過RL流向器件的電流，即當輸出為邏輯0時的負載電流為1.95mA。當節(jié)點A連接的是驅(qū)動邏輯1(2.4V)的輸出，D4反向截止，就消除了電流負載的影響。(注：圖中的電容CL不是物理存在的，它代表測試機臺通道自身帶有的寄生電容，往往比15pF還大，比如我們常用的J750就達到了60pF.)功能測試(5)VectorData向量數(shù)據(jù)測試向量文件包含DUT運行一系列功能的真值表，包括必須施加到DUT輸入端的邏輯狀態(tài)和期望在輸出端出現(xiàn)的邏輯狀態(tài)。向量數(shù)據(jù)通常包含如下字符：VectorCharactersitemlogicDrvstateCprstatetype0=logic0driveroncomparatoroffinput1=logic1driveroncomparatoroffinputL=logic0driveroffcomparatoronoutputH=logic1driveroffcomparatoronoutputZ=floatdriveroffcomparatoronoutputX=don'tcaredriveroffcomparatoroffignore向量文件還可能包含一些供測試系統(tǒng)識別的標識。如果DUT擁有I/O管腳，向量文件就需要控制測試系統(tǒng)的輸入驅(qū)動電路何時打開和關(guān)閉。I/O切換可以發(fā)生在任何需要的周期，將DUT的某個I/O管腳從輸入狀態(tài)變?yōu)檩敵鰻顟B(tài)或反之。測試向量可能還含有部分輸出管腳的屏蔽信息。屏蔽用于控制一個輸出管腳的測試與否：當輸出管腳處于已知的邏輯狀態(tài)，輸出可以被測試；而當輸出處于未知的邏輯狀態(tài)或者我們在某個條件下不理會它的狀態(tài)，它就可以不被測試，這時我們就可以用“X來忽略輸出管腳上的狀態(tài)，通?？梢曰讵毩⒌墓苣_和獨立的周期進行。如果測試系統(tǒng)支持復合時序設(shè)置，則向量還可能含有時序設(shè)置方面的信息。復合時序設(shè)置用于在向量運行時改變測試時序，舉例來說，測試一款典型的RAM時，將數(shù)據(jù)寫入RAM的時間比從中讀出數(shù)據(jù)的時間要少，這種情況下，就可能有一套包含寫入數(shù)據(jù)時序的時序設(shè)置和另一套包含讀出數(shù)據(jù)時序的時序設(shè)置。時序設(shè)置可以控制周期的長短、輸入信號的時序和格式、以及輸出采樣的時序。向量會包含根據(jù)具體的向量功能（如寫入或讀出）選擇相應(yīng)的時序設(shè)置的控制狀態(tài)，具體信息我們在后面相關(guān)章節(jié)中再詳述。運行功能測試運行功能測試要求以下步驟：定義VDD電平；定義輸入、輸出電平（VIL/VIH/VOL/VOH）；定義輸出電流負載（IOL/IOH/VREF）；定義測試周期；為所有輸入信號定義輸入時序和信號格式；為所有輸出信號定義輸出采樣時序；為向量存儲器定義向量的起始和終止點；運行測試。功能測試（6）——FunctionalSpecifications功能測試參數(shù)定義驗證器件的功能是否符合器件規(guī)格書通常有兩種方法。第一種方法是將所有的輸入、輸出和時序參數(shù)都設(shè)置成最差（規(guī)格書中會定義）的情況，然后運行功能向量序列。這種方式能最快地判斷器件是否符合其設(shè)計規(guī)范，缺點在于如果有fail發(fā)生，無法直觀地知道是什么參數(shù)引起的。另一種方法是單獨地設(shè)置各個參數(shù)，例如，開始只按照規(guī)格書定義的最差情形設(shè)置VIL/VIH,其他的參數(shù)則放寬。如果有fail發(fā)生在這個地方，則馬上可以判斷是VIL或VIH電平引起。然后再設(shè)置下一組參數(shù)，知道所有參數(shù)都被單獨驗證。如果良率出現(xiàn)問題，此方式可以讓我們直觀地獲取更多具體的信息，代價是測試時間的增加。寬松的參數(shù)放寬某個參數(shù)意味著按照一定的方式調(diào)整其參數(shù)值使DUT更容易正確地滿足功能要求。例如，如果規(guī)格書定義VIL為0.8V，我們可以將它放寬到0.4V,通過降低VIL使得DUT判讀輸入信號為邏輯0更加不易出錯。要放寬輸入，可以降低VIL,提高VIH；要放寬輸出，則可以提高VOL,降低VOH,最寬松的情況是設(shè)置VOL=VOH=1.5V,此時比較器會將所有低于1.5V的電平判為邏輯0而將所有高于1.5V的電平判為邏輯1(注意：在測試Z態(tài)電平時，不能采用此情況)；要方寬時序，降低測試頻率，增加建立(setup)和保持(hold)時間并增加輸出傳輸延遲。時序參數(shù)通過提供合適的信號波形給DUT，可以實現(xiàn)AC時序參數(shù)的驗證。建立時間、保持時間、最小脈寬、傳輸延遲都必須測試。在某些情況下，可以一次設(shè)定所有極限條件，以使器件通過一次測試就能滿足所有參數(shù)要求，復雜的功能時序則需要在不同的條件下多次重復測試。最小/最大電壓器件規(guī)格書通常定義VDD的工作電壓范圍。例如VDD=5.0±10%表示對于VDD為5.0V的器件，在4.5V—5.5V之間它必須能正常工作。這個電壓范圍通常叫做VDDMIN和VDDMAX。功能測試必須在器件參數(shù)的整個范圍內(nèi)測試，所以功能測試向量序列必須執(zhí)行兩次，一次是VDD設(shè)為VDDMIN,另一次是設(shè)為VDDMAX。一些器件參數(shù)(VIL/VIH/VOL/VOH)可以按VDD的百分比定義。當改變VDD的值時，這些參數(shù)也必須調(diào)整。功能測試(7)——GrossFunctionalTestandEquationBasedTiming總功能測試指使用最寬松的條件去運行的功能測試，頻率、時序、電壓、電流負載等條件都被放寬，也成為基礎(chǔ)功能測試(BasicFunctiontest)或擺動測試(WiggleTest)。實施理由總功能測試相當于功能測試的前提測試，它檢驗器件是否能夠進行功能測試，通俗地講，就是器件能否“動”起來。當測試程序基本建立，常用總功能測試的相關(guān)條件驗證全部向量集所需測試的功能是否基本正確。