數字電路邏輯設計-第三章

第三章集成邏輯門目的與要求：了解半導體二極管、三級管和MOS的開關特性；掌握TTL門電路和CMOS門電路的基本工作原理和外特性；熟悉TTL門電路和CMOS門電路的主要參數，掌握門電路的正確使用。重點與難點：

TTL門電路和CMOS門電路的外特性。

現(xiàn)在是1頁\一共有70頁\編輯于星期一第三章集成邏輯門

3.1晶體管的開關特性

3.2TTL集成邏輯門

3.3MOS邏輯門電路

3.4CMOS電路現(xiàn)在是2頁\一共有70頁\編輯于星期一晶體二極管的開關特性(a)二極管符號表示(b)二極管伏安特性二極管符號表示及伏安特性

3.1晶體管的開關特性現(xiàn)在是3頁\一共有70頁\編輯于星期一晶體二極管開關特性晶體二極管是由PN結構成，具有單向導電的特性。在近似的開關電路分析中，晶體二極管可以作為一個理想開關來分析；

在嚴格的電路分析中或者在高速開關電路中，晶體二極管則不能當作一個理想開關。注意

3.1晶體管的開關特性現(xiàn)在是4頁\一共有70頁\編輯于星期一1．二極管的穩(wěn)態(tài)開關特性(1)加正向電壓VF時，二極管導通，管壓降VD可忽略。二極管相當于一個閉合的開關。（a）二極管正向導通電路（b）二極管正向導通等效電路外加正向電壓的情況

3.1晶體管的開關特性現(xiàn)在是5頁\一共有70頁\編輯于星期一(2)加反向電壓VR時，二極管截止，反向電流IS可忽略。二極管相當于一個斷開的開關。

（b）二極管反向截至等效電路可見，二極管在電路中表現(xiàn)為一個受外加電壓控制的開關。（a）二極管反向截至電路外加反向電壓的情況

3.1晶體管的開關特性現(xiàn)在是6頁\一共有70頁\編輯于星期一2．二極管的動態(tài)開關特性電路處于瞬變狀態(tài)下晶體管的開關特性稱為動態(tài)開關特性。

二極管的反向恢復過程二極管的動態(tài)開關特性tS稱為存儲時間，tt稱為渡越時間，tre=ts+tt稱為反向恢復時間，反向恢復時間tre就是存儲電荷消散所需要的時間。

3.1晶體管的開關特性現(xiàn)在是7頁\一共有70頁\編輯于星期一晶體三極管的開關特性1.三極管穩(wěn)態(tài)開關特性（a）基本單管共射電路（b）單管共射電路傳輸特性基本單管共發(fā)射極電路晶體三極管工作于截止區(qū)時，內阻很大，相當于開關斷開。

工作于飽和區(qū)時，內阻很低，相當于開關接通狀態(tài)。放大區(qū)：管子有放大能力，iC=βiB

3.1晶體管的開關特性現(xiàn)在是8頁\一共有70頁\編輯于星期一

3.1晶體管的開關特性現(xiàn)在是9頁\一共有70頁\編輯于星期一2．三極管瞬態(tài)開關特性晶體三極管截止和飽和兩種工作狀態(tài)之間的轉換需要時間。1）晶體三極管的開啟時間ton：三極管從截止向飽和狀態(tài)轉換的時間。由延遲時間td和上升時間tr組成，即ton=td+tr。2）晶體三極管的關閉時間toff

：三極管從飽和向截止狀態(tài)轉換的時間。由存儲時間ts與下降時間tf組成，即toff=ts+tf。

3.1晶體管的開關特性現(xiàn)在是10頁\一共有70頁\編輯于星期一晶體管內部電荷建立和消失過程延遲時間td：從輸入信號正躍變瞬間開始，到集電極電流ic上升到0.1Ics所需的時間。

上升時間tr：集電極電流ic從0.1Ics開始，上升到0.9Ics所需的時間下降時間tf：晶體三極管的集電極電流ic從0.9Ics開始，下降到0.1Ics所需要的時間存儲時間ts：從輸入信號Vi負跳變瞬間開始，到集電極電流ic下降至0.9Ics所需的時間

3.1晶體管的開關特性現(xiàn)在是11頁\一共有70頁\編輯于星期一關于高低電平的概念及狀態(tài)賦值1.關于高低電平的概念

電位指絕對電壓的大小，電平指一定的電壓范圍。高電平和低電平在數字電路中分別表示兩段電壓范圍。

例：電路中規(guī)定高電平為≥3V，低電平為≤0.7V。

TTL電路中通常規(guī)定高電平的額定值為3V，但從2V到5V都算高電平；低電平的額定值為0.3V，但從0V到0.8V都算做低電平。

3.1晶體管的開關特性現(xiàn)在是12頁\一共有70頁\編輯于星期一2.邏輯狀態(tài)賦值

在數字電路中，用邏輯1和邏輯0分別表示輸入、輸出高電平和低電平的過程稱為邏輯賦值。

3.1晶體管的開關特性現(xiàn)在是13頁\一共有70頁\編輯于星期一3.2.1TTL邏輯門電路1.TTL與非門電路輸入級是由多發(fā)射極晶體管T1和電阻R1組成的一個與門，其功能是實現(xiàn)輸入邏輯變量A、B、C的與運算。中間級是由T2、R2及R3組成的一個電壓分相器，它在T2的發(fā)射極與集電極上分別得到兩個相位相反的電壓信號，用來控制輸出級晶體管T3和T4的工作狀態(tài)，使它們輪流導通。是由T3、D4、T4和R4構成的一個非門。輸出級采用的推挽結構，使T3、T4輪流導通（1）電路組成

3.2TTL集成邏輯門現(xiàn)在是14頁\一共有70頁\編輯于星期一（2）功能分析①輸入端至少有一個低電平(VIL=0.3V)T1的基極電位vB1=vBE1+VIL=1VT2和T4處于截止狀態(tài)T1處于深飽和狀態(tài)，vC1=VIL+VCE（sat1）≈0.4V輸出高電平，與非門處于關閉狀態(tài)。T3和D4處于導通狀態(tài)

3.2TTL集成邏輯門現(xiàn)在是15頁\一共有70頁\編輯于星期一T1管處于倒置工作狀態(tài)。T2和T4處于飽和狀態(tài)。②輸入端全部接高電平(VIH=3.6V)輸出電壓vO為：

VO=VCES4≈0.3V=VO輸出低電平，與非門處于開門狀態(tài)T3、D4處于截止狀態(tài)。

3.2TTL集成邏輯門現(xiàn)在是16頁\一共有70頁\編輯于星期一由此可見，電路的輸出和輸入之間滿足與非邏輯關系。在兩種工作狀態(tài)下，各晶體管工作情況如表所示：TTL與非門各級工作狀態(tài)輸入T1T2T3D4T4輸出與非門狀態(tài)全部為高電位倒置工作飽和截止截止飽和低電平VOL開門至少一個低電位深飽和截止導通導通截止高電平VOH關門

3.2TTL集成邏輯門現(xiàn)在是17頁\一共有70頁\編輯于星期一

推拉輸出電路的主要作用是提高帶負載能力。當電路處于關態(tài)時，輸出級工作于射極輸出狀態(tài)，呈現(xiàn)低阻抗輸出；當電路處于開態(tài)時，T4處于飽和狀態(tài)，輸出電阻也很低。因此在穩(wěn)態(tài)時，電路均具有較低的輸出阻抗，大大提高了帶負載能力。

推拉輸出電路和多發(fā)射極晶體管大大提高了電路的開關速度。一般TTL與非門的平均延遲時間可以縮短到幾十納秒。

3.2TTL集成邏輯門(3)推拉輸出電路和多發(fā)射極晶體管的作用現(xiàn)在是18頁\一共有70頁\編輯于星期一3.2.2TTL與非門的主要外部特性TTL與非門的電壓傳輸特性輸出電壓跟隨輸入電壓變化的關系曲線,即vO=f(vI)截止區(qū)：T2,T4截止

線性區(qū)：T2處于放大狀態(tài)

轉折區(qū)：T3、D4截止，T4進入飽和狀態(tài)。

飽和區(qū)：T2、T4飽和

重要參數：

（1）輸出高電平VOH和輸出低電平VOL

TTL與非門的電壓傳輸特性在電壓傳輸特性曲線截止區(qū)的輸出電壓為輸出邏輯高電平VOH，飽和區(qū)的輸出電壓為輸出邏輯低電平VOL。

3.2TTL集成邏輯門現(xiàn)在是19頁\一共有70頁\編輯于星期一（2)邏輯擺幅ΔV典型TTL邏輯門的邏輯擺幅ΔV=3.6V-0.3V=3.3V。（3）開門電平Von和關門電平Voff

及閾值電壓Vth。開門電平Von：保證輸出為額定低電平時，所允許輸入高電平的最低值關門電平Voff：保證輸出電平為額定高電平的90%時,允許輸入低電平的最大值閾值電壓Vth：指電壓傳輸特性上轉折區(qū)中點所對應的輸入電壓

3.2TTL集成邏輯門現(xiàn)在是20頁\一共有70頁\編輯于星期一（4）噪聲容限VNL、VNH低電平噪聲容限：VNL=Voff-VIL

高電平噪聲容限：VNH=VIH-Von

抗干擾容限用來表征邏輯門的抗干擾能力，一旦干擾電平超過抗干擾容限，邏輯門將不能正常工作。

3.2TTL集成邏輯門現(xiàn)在是21頁\一共有70頁\編輯于星期一2.輸入特性輸入電流與輸入電壓之間的關系曲線，即iI=f(vI)（2）輸入漏電流IIH輸入特性曲線（1）輸入短路電流IIS

輸入端接地時流經輸入端的電流當vI＞Vth時的輸入電流稱為輸入漏電流，其數值很小。輸入電流iI以流出T1發(fā)射極方向為正。

3.2TTL集成邏輯門現(xiàn)在是22頁\一共有70頁\編輯于星期一3.輸入負載特性

TTL與非門輸入負載將邏輯門的一個輸入端通過電阻Ri接地，邏輯門的其余輸入端懸空，則有電源電流從該輸入端流向Ri，并在Ri上產生壓降VI

當Ri小于R0ff時輸入為低電平;當Ri高于Ron時輸入為高電平。典型TTL與非門選取輸入端接地電阻時Roff≈0.9kΩ,Ron≈3kΩ。由于Ri的存在使輸入低電平提高,從而削弱了電路的抗干擾能力。注意：

3.2TTL集成邏輯門現(xiàn)在是23頁\一共有70頁\編輯于星期一4.輸出特性TTL與非門的輸出特性反映了輸出電壓和輸出電流的關系（1）與非門處于開態(tài)時：此時T4飽和，輸出低電平，輸出電流iL從負載流進T4，形成灌電流。

TTL與非門輸出低電平的輸出特性

3.2TTL集成邏輯門現(xiàn)在是24頁\一共有70頁\編輯于星期一（2）與非門處于關態(tài)時：此時T4截止，T3、D4導通，輸出高電平,負載電流為拉電流TTL與非門輸出高電平時的輸出特性

3.2TTL集成邏輯門現(xiàn)在是25頁\一共有70頁\編輯于星期一5、TTL與非門的帶負載能力（1）灌電流負載當驅動門輸出低電平時,把允許灌入輸出端的電流定義為輸出低電平電流IOL,產品規(guī)定IOL=16mANOL稱為輸出低電平時的扇出系數扇入系數是指合格的輸入端的個數；扇出系數是指邏輯門輸出端最多能驅動同類門的個數。

3.2TTL集成邏輯門現(xiàn)在是26頁\一共有70頁\編輯于星期一（2）拉電流負載當驅動門輸出高電平時，電流從驅動門拉出，把允許拉出輸出端的電流定義為輸出高電平電流IOH。產品規(guī)定IOH=0.4mA。

NOH稱為輸出高電平時的扇出系數。一般NOL≠NOH，常取兩者中的較小值作為門電路的扇出系數，用NO表示。

3.2TTL集成邏輯門現(xiàn)在是27頁\一共有70頁\編輯于星期一當測出輸出端為低電平時允許灌入的最大負載電流IOLmax后，則可求出驅動門的扇出系數NO：

IIS為TTL與非門的輸入短路電流邏輯門輸出低電平時的扇出系數一般小于輸出高電平時的扇出系數，因此，邏輯門的負載能力應以輸出低電平時的扇出系數為準。

3.2TTL集成邏輯門現(xiàn)在是28頁\一共有70頁\編輯于星期一6.平均延遲時間tpdtpd表示輸出信號滯后于輸入信號的時間

TTL與非門的平均延遲時間定義：導通延遲時間截止延遲時間一般TTL與非門傳輸延遲時間tpd的值為幾納秒～十幾個納秒。

3.2TTL集成邏輯門現(xiàn)在是29頁\一共有70頁\編輯于星期一7．電源特性——平均功耗和動態(tài)尖峰電流（1）功耗是指邏輯門消耗的電源功率，常用空載功耗來表征。平均功耗為：邏輯門輸出低電平時的功耗稱為空載導通功耗PL，典型數值約為16mW。邏輯門輸出高電平時的功耗稱為空載截止功耗PH

，典型數值約為5mW。

3.2TTL集成邏輯門現(xiàn)在是30頁\一共有70頁\編輯于星期一（2）電源的動態(tài)尖峰電流在動態(tài)情況下,特別是當輸出電平由低突然變?yōu)楦叩倪^渡過程中,在某個瞬間,會使門電路中的所有管子均導通,使電源電流出現(xiàn)尖峰脈沖.尖峰電流有時可達40mA。電源的動態(tài)尖峰電流引起的后果:

①使電源的平均電流加大.而且,工作頻率越高,平均電流增加越多;②電源的動態(tài)尖峰電流通過電源和地線的內阻,形成系統(tǒng)內部的噪聲源。

3.2TTL集成邏輯門現(xiàn)在是31頁\一共有70頁\編輯于星期一3.2.3TTL其它門電路TTL其它門電路非門或非門集電極開路門（OC）三態(tài)輸出門等

3.2TTL集成邏輯門除了TTL與非門，還有一些TTL的其它門電路。現(xiàn)在是32頁\一共有70頁\編輯于星期一1.TTL非門L+V123123D12313ATTT123Re21AL=A(a)(b)Rc2RCCRTc4b14請大家自行分析一下非門的工作原理！

3.2TTL集成邏輯門現(xiàn)在是33頁\一共有70頁\編輯于星期一2.TTL或非門TTL或非門電路

T1和T1′為輸入級；T2和T2′的兩個集電極并接，兩個發(fā)射極并接，構成中間級；T3、D4和T4構成推拉式輸出級。輸入端全部為低電平時，輸出高電平，有一個或兩個為高電平輸入時，輸出就為低電平，該電路實現(xiàn)或非邏輯功能。

3.2TTL集成邏輯門現(xiàn)在是34頁\一共有70頁\編輯于星期一TTL或非門具體工作狀態(tài)如表所示：輸入（A，B）T1T1′T2T2′T3D4T4輸出A=L，B=L飽和飽和截止截止導通導通截止HA=L，B=H飽和倒置截止導通截止截止飽和LA=H，B=L倒置飽和導通截止截止截止飽和LA=H，B=H倒置倒置導通導通截止截止飽和L

3.2TTL集成邏輯門現(xiàn)在是35頁\一共有70頁\編輯于星期一3.TTL異或門VCCT9T8DT6YTTL異或電路BAT2T3T7T4T5T1●●●pxy

3.2TTL集成邏輯門現(xiàn)在是36頁\一共有70頁\編輯于星期一4.集電極開路的TTL與非門（OC門）&ABF邏輯符號R1D1FVcc(5V)1.6kΩR24kΩR31kΩD2ABT1T2T5輸入極中間極輸出極(a)電路

(b)國標符號

3.2TTL集成邏輯門現(xiàn)在是37頁\一共有70頁\編輯于星期一&&VCCRABCDF=ABCD=AB+CD上電說明:①普通的TTL電路不能將輸出端連在一起,輸出端連在一起,可能使電路形成低阻通道,使電路因電流過大而燒毀;②由于OC門的集電極是開路的,要實現(xiàn)正常的邏輯功能,需外加上拉電阻。

3.2TTL集成邏輯門現(xiàn)在是38頁\一共有70頁\編輯于星期一

5.三態(tài)輸出門(TS門)三態(tài)門(TSL門)的輸出有三個狀態(tài),即:

0,1和高阻,在使用中,由控制端EN(稱使能控制端)來控制電路的輸出狀態(tài)。(a)電路(b)國標符號ABENFEN&當EN=1時,P=1,二極管截止,電路等效為普通與非門。2)當EN=0,P=0,T4

和T5均截止,輸出高阻態(tài)“Z”。

3.2TTL集成邏輯門現(xiàn)在是39頁\一共有70頁\編輯于星期一三態(tài)門的應用（a）組成單向總線，實現(xiàn)信號的分時單向傳送。（b）組成雙向總線，實現(xiàn)信號的分時雙向傳送。在總線結構中，任一時刻僅允許一個門工作;輸出并接，與OC門的并接不同；不需外接負載電阻，工作速度較快。注意

3.2TTL集成邏輯門現(xiàn)在是40頁\一共有70頁\編輯于星期一3.2.4TTL門電路的改進為了提高工作速度，降低功耗，提高抗干擾能力，各生產廠家對門電路作了多次改進。1.74系列——為TTL集成電路的早期產品，屬中速TTL器件。2．74L系列——為低功耗TTL系列，又稱LTTL系列。3．74H系列——為高速TTL系列。4．74S系列——為肖特基TTL系列，進一步提高了速度，如圖示。

3.2TTL集成邏輯門現(xiàn)在是41頁\一共有70頁\編輯于星期一5．74LS系列——為低功耗肖特基系列。6．74AS系列——為先進肖特基系列，它是74S系列的后繼產品。7．74ALS系列——為先進低功耗肖特基系列，是74LS系列的后繼產品。此外，還有各種CT54系列的TTL門電路，其電路結構和電氣性能參數與CT74系列相同，但比74系列的工作溫度范圍更寬，電源允許的工作范圍也更大。

3.2TTL集成邏輯門現(xiàn)在是42頁\一共有70頁\編輯于星期一3.3.1MOS晶體管1．N溝道增強型MOS管的輸出特性和閾值電壓（a）結構示意圖（b）符號

N溝道增強型MOS場效應管3.3MOS邏輯門電路現(xiàn)在是43頁\一共有70頁\編輯于星期一N溝道MOS管輸出特性曲線非飽和區(qū)：溝道預夾斷前對應的工作區(qū)

飽和區(qū)：vGS>VGS(th）后，隨著vDS的增加，靠近D區(qū)的導電溝道變窄

截止區(qū)：iDS=0以下的工作區(qū)域

MOS管作為開關使用時，基本交替工作在截止和導通狀態(tài)。當vGS大于管子的開啟電壓（或閾值電壓）VTN時，N溝道管開始導通。3.3MOS邏輯門電路現(xiàn)在是44頁\一共有70頁\編輯于星期一2．增強型NMOS管的轉移特性曲線轉移特性曲線反映了當vDS為常數時，vGS對iDS的控制作用

當vGS<VGS(th)N時，iDS=0

當vGS>VGS(th)N后，在vDS作用下形成iDS電流

N溝道MOS管轉移特性3.3MOS邏輯門電路現(xiàn)在是45頁\一共有70頁\編輯于星期一3.MOS管分類

MOS管按其溝道和工作類型可分為四種

MOS管N溝道增強型(enhancementtypeNMOS)

P溝道增強型(enhancementtypePMOS)

N溝道耗盡型(depletiontypeNMOS)

P溝道耗盡型(depletiontypePMOS)

由于NMOS管溝道中的載流子是電子，其遷移率較高，工作速度較快，因而目前NMOS管應用十分廣泛

由于空穴載流子的遷移率約為電子遷移率的一半，故PMOS管的工作速度較NMOS管的工作速度低。

P溝道耗盡型場效應管較難于制造，在數字集成電路中很少使用。3.3MOS邏輯門電路現(xiàn)在是46頁\一共有70頁\編輯于星期一3.3.2MOS反相器MOS反相器分類電阻負載MOS電路E/EMOS（增強型/增強型MOS）反相器

E/DMOS（增強型/耗盡型MOS）反相器

CMOS（ComplementaryMOS）反相器

CMOS電路的工作速度高，功耗小，并且可用正電源，便于和TTL電路連接，下面我們著重討論CMOS邏輯門。

3.3MOS邏輯門電路現(xiàn)在是47頁\一共有70頁\編輯于星期一

3.4CMOS電路

3.4.1CMOS反相器

CMOS反相器由一個P溝道增強型MOS管和一個N溝道增強型MOS管串聯(lián)組成。通常P溝道管作為負載管，N溝道管作為輸入管。兩個MOS管的開啟電壓VGS(th)P<0，VGS(th)N>0，通常為了保證正常工作，要求VDD>|VGS(th)P|+VGS(th)N。下面分析一下CMOS反相器電路工作原理現(xiàn)在是48頁\一共有70頁\編輯于星期一若輸入vI為高電平(如VDD)，則輸入管導通，負載管截止，輸出電壓接近0V，即輸出低電平。若輸入vI為低電平(如0V)，則負載管導通，輸入管截止，輸出電壓vO=VOH≈VDD,即輸出高電平。

綜上分析，可見該電路實現(xiàn)了“非邏輯”功能。

3.4CMOS電路

現(xiàn)在是49頁\一共有70頁\編輯于星期一3.4.2CMOS反相器的主要特性1.電壓傳輸特性和電流傳輸特性電壓特性曲線大致分為AB、BC、CD三個階段。AB段：vI＜VTN，即輸入為低電平時，vGS1＜VTN，|vGS2|＞|VTP|，TN截止，TP導通，vO=VOH≈VDD，輸出高電平。

CD段：vI＞VDD-|VTP|，即輸入為高電平時，TN導通，|vGS2|＜|VTP|，TP截止，vO=VOL≈0，輸出為低電平。

CMOS反相器的電壓傳輸特性

3.4CMOS電路

現(xiàn)在是50頁\一共有70頁\編輯于星期一CMOS反相器的電壓傳輸特性BC段：VTN＜vI＜(VDD-|VTP|)，此時由于vGS1＞VTN，vGS2＞|VTP|，故TN、TP均導通。若TN、TP的參數對稱，則vI=1/2VDD時兩管導通內阻相等，vO=1/2VDD

BC段特性曲線很陡，可見CMOS反相器的傳輸特性接近理想開關特性，因而其噪聲容限大，抗干擾能力強。

3.4CMOS電路

現(xiàn)在是51頁\一共有70頁\編輯于星期一CMOS反相器的電流傳輸特性CMOS反相器的電流傳輸特性如圖所示CMOS反相器的電流傳輸特性曲線，只在工作區(qū)BC段時，由于負載管和輸入管都處于飽和導通狀態(tài)，會產生一個較大的電流。其余情況下，電流都極小。

3.4CMOS電路

現(xiàn)在是52頁\一共有70頁\編輯于星期一CMOS反相器具有如下特點：靜態(tài)功耗極低。在穩(wěn)定時，CMOS反相器工作總有一個MOS管處于截止狀態(tài)，流過的電流為極小的漏電流。抗干擾能力較強。由于其閾值電平近似為0.5VDD，輸入信號變化時，過渡變化陡峭，所以低電平噪聲容限和高電平噪聲容限近似相等，隨電源電壓升高，抗干擾能力增強。(3)電源利用率高。VOH=VDD，同時由于閾值電壓隨VDD變化而變化，所以允許VDD有較寬的變化范圍，一般為+3～+18V。(4)輸入阻抗高，帶負載能力強。

3.4CMOS電路

現(xiàn)在是53頁\一共有70頁\編輯于星期一２．輸入特性和輸出特性(1)輸入特性為了保護柵極和襯底之間的柵氧化層不被擊穿，CMOS輸入端都加有保護電路。由于二極管的鉗位作用，使得MOS管在正或負尖峰脈沖作用下不易發(fā)生損壞?？紤]輸入保護電路后，CMOS反相器的輸入特性如圖所示。

CMOS輸入保護電路vOVDDTPTNvIC1D2N－D1···D1′C2P－P＋P＋N＋R●

CMOS反相器輸入特性vIOVDDiI－1V

3.4CMOS電路

現(xiàn)在是54頁\一共有70頁\編輯于星期一

(2)輸出特性

a.低電平輸出特性當輸入vI為高電平時，負載管截止，輸入管導通，負載電流IOL灌入輸入管，如圖所示。灌入的電流就是N溝道管的iDS，輸出特性曲線如圖所示。輸出電阻的大小與vGSN(vI)有關，vI越大，輸出電阻越小，反相器帶負載能力越強。vO=VOLVDDTNRLvI=VDDTPIOL輸出低電平等效電路輸出低電平時輸出特性VOL(vDSN)OIOL(iDSN)vI(vGSN)

3.4CMOS電路

現(xiàn)在是55頁\一共有70頁\編輯于星期一

b.高電平輸出特性當輸入vI為低電平時，負載管導通，輸入管截止，負載電流是拉電流。輸出電壓VOH=VDD-vSDP，拉電流IOH即為iSDP，輸出特性曲線如圖所示。由曲線可見，|vGSP|越大，負載電流的增加使VOH下降越小，帶拉電流負載能力就越強。輸出高電平時輸出特性VOHVDDTNRLvI=0TPIOH輸出高電平等效電路vSDPOIOH(iSDP)vGSPVDD

3.4CMOS電路

現(xiàn)在是56頁\一共有70頁\編輯于星期一3.電源特性

CMOS反相器的電源特性包含工作時的靜態(tài)功耗和動態(tài)功耗。靜態(tài)功耗非常小，通常可忽略不計。

CMOS反相器的功耗主要取決于動態(tài)功耗，尤其是在工作頻率較高時，動態(tài)功耗比靜態(tài)功耗大得多。當CMOS反相器工作在TP和TN短時間的同時飽和導通的時候，將產生瞬時大電流，從而產生瞬時導通功耗PT。此外，動態(tài)功耗還包括在狀態(tài)發(fā)生變化時，對負載電容充、放電所消耗的功耗。

3.4CMOS電路

現(xiàn)在是57頁\一共有70頁\編輯于星期一3.4.3CMOS傳輸門

CMOS傳輸門是由P溝道和N溝道增強型MOS管并聯(lián)互補組成。CMOS傳輸門及其邏輯符號當C=0V，C=VDD時，兩個MOS管都截止。輸出和輸入之間呈現(xiàn)高阻抗，傳輸門截止。當C=VDD，C=0V時，總有一個MOS管導通，使輸出和輸入之間呈低阻抗，傳輸門導通。

3.4CMOS電路

現(xiàn)在是58頁\一共有70頁\編輯于星期一傳輸門一個重要用途是作模擬開關來傳輸連續(xù)變化的模擬電壓信號。當C=1時，開關接通,C=0時，開關斷開，因此只要一個控制電壓即可工作。和CMOS傳輸門一樣，模擬開關也是雙向器件。CMOS模擬開關及其邏輯符號

3.4CMOS電路

現(xiàn)在是59頁\一共有70頁\編輯于星期一3.4.4CMOS邏輯門電路1．CMOS與非門電路當輸入A、B中至少有一個為低電平時輸出為高電平，F(xiàn)=1當輸入A、B均為高電平時，T1和T2導通，T3和T4截止，輸出為低電平，F(xiàn)=0輸出F和輸入A、B的邏輯關系為該電路實現(xiàn)了與非門的功能。

3.4CMOS電路

現(xiàn)在是60頁\一共有70頁\編輯于星期一2．CMOS或非門電路輸入A、B均為低電平時，TN1和TN2截止，TP1和TP2導通，輸出為高電平，因此F=1；輸入A、B中至少有1個為高電平，TN1、TN2中至少有1個導通，TP1、TP2中至少有1個截止，輸出為低電平，因此F=0。輸出F和輸入A、B的邏輯關系為該電路實現(xiàn)了或非門的功能。

3.4CMOS電路

現(xiàn)在是61頁\一共有70頁\編輯于星期一3.CMOS三態(tài)非門工作原理：當EN=0時，TP2和TN2同時導通，為正常的非門，輸出當EN=1時，TP2和TN2同時截止，輸出為高阻狀態(tài)。所以，這是一個低電平有效的三態(tài)門。邏輯符號如圖示。同理，也有高電平選通的三態(tài)非門。CMOS三態(tài)門可方便地用于構成總線結構。

3.4CMOS電路

現(xiàn)在是62頁\一共有70頁\編輯于星期一4.CMOS門電路的構成規(guī)律(1)判斷是驅動管串聯(lián)、負載管并聯(lián)，還是驅動管并聯(lián)、負載管串聯(lián)。(2)判斷是驅動管先串后并、負載管先并后串，還是驅動管先并后串、負載管先串后并。(3)驅動管相串為“與”運算，相并為“或”運算。先串后并為先“與”后“或”，先并后串為先“或”后“與”。驅動管組和負載管組連接點引出輸出為“取反”。

3.4CMOS電路

現(xiàn)在是63頁\一共有70頁\編輯于星期一3.4.5集成門電路使用中的實際問題1.TTL電路與CMOS電路的接口(1)用TTL電路驅動CMOS電路驅動門為TTL電路,負載門為CMOS電路,主要考慮的是電平匹配。①若CMOS門的電源為5V，在TTL電路的輸出端接一個上拉電阻(例如3.3kΩ)至電源VCC(+5V)。此時，CMOS電路相當于一個同類TTL電路的負載。11TTLCMOS5VR

3.4CMOS電路

現(xiàn)在是64頁\一共有70頁\編輯于星期一②如果CMOS電路的電源較高，TTL的輸出端仍可接一上拉電阻，但需使用集電極開路門(如T1006)電路。11TTLCMOS5VRVDD③采用專用集成電路。如專用的CMOS電平移動器(例如40109)TTL與CMOS之間的電平移動

3.4CMOS電路

現(xiàn)在是65頁\一共有70頁\編輯于星期一(2)用CMOS電路驅動TTL電路當CMOS電路驅動TTL電路時，由于CMOS驅動電流較小(特別是輸出低電平時)，所以對TTL電路的驅動能力很有限。因此可以用三極管反相器作為接口電路，即用三極管電流放大器擴展電流驅動能力，其電路如圖所示。CMOS電路通過三極管