數(shù)字集成電路設(shè)計(jì)流程

數(shù)字集成電路設(shè)計(jì)流程第一頁(yè)，共29頁(yè)。設(shè)計(jì)輸入：以電路圖或HDL語(yǔ)言的形式形成電路文件；輸入的文件經(jīng)過(guò)編譯后，可以形成對(duì)電路邏輯模型的標(biāo)準(zhǔn)描述；邏輯仿真（功能仿真）：對(duì)如上形成的邏輯描述加入輸入測(cè)試信號(hào)，檢查輸出信號(hào)是否滿足設(shè)計(jì)要求；在此沒(méi)有考慮任何時(shí)間關(guān)系，只是檢測(cè)邏輯是否有錯(cuò)；數(shù)字集成電路的設(shè)計(jì)流程第二頁(yè)，共29頁(yè)。系統(tǒng)分割（設(shè)計(jì)綜合）：采用特定的設(shè)計(jì)方法分解實(shí)現(xiàn)電路模型，得到電路實(shí)際采用的邏輯單元及其相互連接形式；在GA設(shè)計(jì)時(shí)，電路會(huì)分割為2-3輸入的邏輯單元，在FPGA設(shè)計(jì)中，分割為4輸入邏輯單元,而采用CPLD設(shè)計(jì)時(shí)，則分割為更大的邏輯單元。數(shù)字集成電路的設(shè)計(jì)流程第三頁(yè)，共29頁(yè)。前仿真：采用綜合出的電路結(jié)構(gòu)，對(duì)每個(gè)邏輯單元添加上對(duì)應(yīng)的時(shí)間延遲信息；在此基礎(chǔ)上進(jìn)行仿真，檢測(cè)電路是否存在邏輯或時(shí)序錯(cuò)誤；電路的布局，定位與布線：對(duì)于通過(guò)前仿真的電路系統(tǒng)，從全局到局部，進(jìn)行每個(gè)單元的定位以及相關(guān)的連線安排；數(shù)字集成電路的設(shè)計(jì)流程第四頁(yè)，共29頁(yè)。電路參數(shù)提?。焊鶕?jù)連線的具體長(zhǎng)度和負(fù)載程度，提取每一根連線的電阻/電容參數(shù)，得到相應(yīng)的時(shí)間延遲信息；后仿真：將提取的連線參數(shù)代入到電路中，在此基礎(chǔ)上進(jìn)行仿真，檢測(cè)電路是否存在邏輯或時(shí)序錯(cuò)誤；數(shù)字集成電路的設(shè)計(jì)流程第五頁(yè)，共29頁(yè)。CAD階段(20世紀(jì)60-80年代初期)利用計(jì)算機(jī)輔助進(jìn)行IC版圖編輯、PCB布局布線，取代手工操作。出現(xiàn)大量的軟件工具產(chǎn)品。由于各公司獨(dú)立開(kāi)發(fā)，設(shè)計(jì)各階段的軟件彼此獨(dú)立，不能進(jìn)行系統(tǒng)級(jí)的仿真與綜合，不利于復(fù)雜系統(tǒng)設(shè)計(jì)。電子系統(tǒng)設(shè)計(jì)的自動(dòng)化過(guò)程第六頁(yè)，共29頁(yè)。CAE階段(80年代到90年代初期)

各種設(shè)計(jì)工具，如原理圖輸入、編譯與鏈接、邏輯模擬、測(cè)試碼生成、版圖自動(dòng)布局以及各種單元庫(kù)均已齊全。可以由RTL級(jí)開(kāi)始，實(shí)現(xiàn)從設(shè)計(jì)輸入到版圖輸出的全過(guò)程設(shè)計(jì)自動(dòng)化。各種底層文本設(shè)計(jì)語(yǔ)言開(kāi)始涌現(xiàn)。電子系統(tǒng)設(shè)計(jì)的自動(dòng)化過(guò)程第七頁(yè)，共29頁(yè)。EDA階段(20世紀(jì)90年代以后)開(kāi)始追求貫徹整個(gè)設(shè)計(jì)過(guò)程的自動(dòng)化，硬件描述語(yǔ)言(HDL)已經(jīng)成為廣泛使用的標(biāo)準(zhǔn)，設(shè)計(jì)的工具也已經(jīng)相對(duì)成熟，從設(shè)計(jì)輸入、邏輯綜合到各層次的仿真工具都已具備比較完善的性能。設(shè)計(jì)者可將精力集中于創(chuàng)造性的方案與概念的構(gòu)思上。電子系統(tǒng)設(shè)計(jì)的自動(dòng)化過(guò)程第八頁(yè)，共29頁(yè)。在邏輯設(shè)計(jì)階段，針對(duì)設(shè)計(jì)的輸入編輯、仿真和綜合過(guò)程，需要使用必要的軟件工具進(jìn)行支持；這種設(shè)計(jì)工具主要可以分為兩類：一類是由PLD的制造商推出的針對(duì)特定器件的設(shè)計(jì)工具；另一類是由專業(yè)軟件公司推出的針對(duì)特定用途的設(shè)計(jì)工具。數(shù)字集成電路的設(shè)計(jì)工具第九頁(yè)，共29頁(yè)。由PLD的制造商推出，例如Altera公司的MaxplusII,QuartusII，Xilinx公司的ISE等。這類工具的優(yōu)點(diǎn)是從設(shè)計(jì)輸入直到器件下載，設(shè)計(jì)的全過(guò)程都能在一個(gè)工具中實(shí)現(xiàn)，使用非常簡(jiǎn)單方便；缺點(diǎn)是該類工具以器件綜合為目標(biāo)，對(duì)于不能實(shí)現(xiàn)直接綜合的電路的行為設(shè)計(jì)不能支持。針對(duì)特定器件的設(shè)計(jì)工具第十頁(yè)，共29頁(yè)。由專業(yè)的工具設(shè)計(jì)者推出，例如Synplicity公司的綜合工具Synplify,

ModelTechnology公司的仿真工具M(jìn)odelSim等。這類工具通常專業(yè)性比較強(qiáng)，包容性好，可以最大限度地兼容HDL語(yǔ)言的各種描述，適應(yīng)從抽象到具體的各種設(shè)計(jì)方式。缺點(diǎn)是其專用性比較強(qiáng)，使用的簡(jiǎn)便性不及第一類。針對(duì)特定用途的設(shè)計(jì)工具第十一頁(yè)，共29頁(yè)。仿真工具M(jìn)odelSim綜合工具Synplify

設(shè)計(jì)工具M(jìn)axplusII,Quartus關(guān)于設(shè)計(jì)工具的簡(jiǎn)單介紹第十二頁(yè)，共29頁(yè)。電路仿真的要點(diǎn)使用輸入向量對(duì)電路模型進(jìn)行測(cè)試；仿真失敗表明該模型存在錯(cuò)誤（不能工作）；仿真成功不能證明該模型正確!仿真可以從高級(jí)別到低級(jí)別分為很多層次，高級(jí)別比較抽象，低級(jí)別比較詳細(xì)。第十三頁(yè)，共29頁(yè)。行為仿真(功能仿真）對(duì)于行為模型進(jìn)行仿真：根據(jù)輸入的變化或指定的時(shí)間，開(kāi)始一個(gè)仿真循環(huán)，執(zhí)行所有進(jìn)程；每個(gè)進(jìn)程啟動(dòng)執(zhí)行到其中止為止；模型中的有效信號(hào)更新時(shí)，會(huì)產(chǎn)生一個(gè)事件；如果在本仿真循環(huán)中有信號(hào)產(chǎn)生了事件，則仿真將重新執(zhí)行一遍；仿真循環(huán)的執(zhí)行時(shí)間為delta時(shí)間。第十四頁(yè)，共29頁(yè)。結(jié)構(gòu)仿真（前仿真）對(duì)于電路邏輯結(jié)構(gòu)模型進(jìn)行仿真：結(jié)構(gòu)仿真可以根據(jù)使用器件的情況，為不同的元件添加不同的延遲時(shí)間，所以能夠在一定程度上反映出電路的時(shí)間性能，并分析影響電路速度的關(guān)鍵因素，便于對(duì)電路進(jìn)行修改。第十五頁(yè)，共29頁(yè)。電路仿真（后仿真）對(duì)于布局布線后的電路模型進(jìn)行仿真：電路仿真可以根據(jù)器件的布局和連接情況，通過(guò)從電路中提取連線物理參數(shù)，估算出連線延遲，從而為電路中信號(hào)的傳遞附加傳輸延遲，能夠更準(zhǔn)確地反映出電路的時(shí)間性能，便于進(jìn)行電路的時(shí)序設(shè)計(jì)修改。第十六頁(yè)，共29頁(yè)。仿真工具用于對(duì)HDL程序進(jìn)行仿真，采用軟件運(yùn)算形式對(duì)電路功能進(jìn)行驗(yàn)證；該仿真工具全面支持IEEE常見(jiàn)的各種硬件描述語(yǔ)言標(biāo)準(zhǔn)，支持語(yǔ)言中的各種抽象行為描述，可以用于對(duì)電路設(shè)計(jì)各階段的仿真。HDL仿真工具：Modelsim第十七頁(yè)，共29頁(yè)。軟件安裝；點(diǎn)擊圖標(biāo)，打開(kāi)程序；建立項(xiàng)目（Project）:為項(xiàng)目命名,并確定路徑和工作庫(kù)；建立源文件：；例：設(shè)計(jì)一個(gè)全加器ModelsimSE5.5e使用要點(diǎn)第十八頁(yè)，共29頁(yè)。ENTITYfaISPORT(a,b,ci:INbit;co,s:OUTbit);ENDfa;ARCHITECTURErtlOFfaISBEGINs<=axorbxorci;co<=(aandb)or(aandci)or(bandci);endrtl;ModelsimSE5.5e使用要點(diǎn)第十九頁(yè)，共29頁(yè)。進(jìn)行編輯，保存文件：命名/指定路徑；在源程序編輯窗口中對(duì)已保存的文件進(jìn)行編譯，結(jié)果可以在項(xiàng)目窗口中看到；編譯完成后，在項(xiàng)目窗口中將文件添加到項(xiàng)目中：Project/AddProject；在其他工具中編譯的文件也可以直接添加到項(xiàng)目中。ModelsimSE5.5e使用要點(diǎn)第二十頁(yè)，共29頁(yè)。在項(xiàng)目窗口中，裝載設(shè)計(jì)項(xiàng)目：vsimfa；打開(kāi)仿真波形窗口：addwave*；對(duì)各輸入信號(hào)進(jìn)行設(shè)置：force-repeat20nsa00ns,110nsforce-repeat40nsb00ns,120nsforce-repeat80nsci00ns,140nsModelsimSE5.5e使用要點(diǎn)第二十一頁(yè)，共29頁(yè)。設(shè)置完畢后，在波形窗口中進(jìn)行仿真并觀察結(jié)果；仿真完畢后，可以執(zhí)行quit–sim命令退出仿真；ModelsimSE5.5e使用要點(diǎn)第二十二頁(yè)，共29頁(yè)。ModelsimSE5.5e使用要點(diǎn)第二十三頁(yè)，共29頁(yè)。在上述仿真中，沒(méi)有考慮延遲時(shí)間，輸入變化與輸出變化發(fā)生在同一時(shí)刻，這屬于邏輯仿真。如果考慮器件的時(shí)間延遲，可以將源程序中的信號(hào)賦值語(yǔ)句改為如下形式：

s<=axorbxorciafter7ns;co<=(aandb)or(aandci)or(bandci)after4ns;ModelsimSE5.5e使用要點(diǎn)第二十四頁(yè)，共29頁(yè)。ModelsimSE5.5e使用要點(diǎn)第二十五頁(yè)，共29頁(yè)。仿真測(cè)試文件：testbenchtestbench相當(dāng)于一塊電路板，將HDL程序描述的電路塊安裝在上面；該電路塊與外界沒(méi)有任何接口，其功能僅僅是對(duì)電路塊進(jìn)行仿真測(cè)試，將各種驅(qū)動(dòng)信號(hào)和輸出信號(hào)在波形窗口中表達(dá)出來(lái)；HDL程序以元件例化的形式被testbench程序調(diào)用；第二十六頁(yè)，共29頁(yè)。仿真測(cè)試文件：testbenchlibraryieee;useieee.std_logic_1164.all;entityfa_testbenchisendfa_testbench;architecturebehoffa_testbenchiscomponentfaport(a,b,ci:instd_logic;s,co:outstd_logic);endcomponent;signalxt,yt,zt,st,cot:std_logic;beginu1:faportmap(xt,yt,zt,st,cot);processbegin

xt<='0';yt<='0';zt<='0';waitfor10ns;xt<='0';yt<='0';zt<='1';waitfor10ns;xt<='0';yt<='1';zt<='0';waitfor10ns;xt<='0';yt<='1';zt<='1';waitfor10ns;xt<='1';yt<='0';zt<='0';waitfor10ns;xt<='1';yt<='0';zt<='1';waitfor10ns;xt<='1';yt<='1';zt<='0';waitfor10ns;xt<='1';yt<='1';zt<='1';waitfor10ns;xt<='0';yt<='0';zt<='0';waitfor10ns;endprocess;endbeh;

第二