可測試性設(shè)計與ATPG

可測試性設(shè)計與ATPG第一頁，共75頁。Unit1緒論

Unit2CMOS電路設(shè)計基礎(chǔ)

Unit3CMOS電路的邏輯設(shè)計

Unit4VLSI設(shè)計方法

Chap8設(shè)計模式和設(shè)計流程

Chap9RTL設(shè)計與仿真

Chap10邏輯綜合與時序仿真

Chap11可測試性設(shè)計與ATPG

Chap12版圖設(shè)計與驗證

第二頁，共75頁。SpecificationExecutablemodelRTLcodeGate-levelnetlistCell/interconnectlevelpositionMask-levelgeometrySystem(Behavioral)levelRTLGate(Logic)levelLayout(Physical)Level設(shè)計階段（設(shè)計抽象層）設(shè)計結(jié)果3第三頁，共75頁。VLSI設(shè)計流程及典型EDA工具+常用的EDA工具

CadenceSynopsysMagmaMentorGraphics4第四頁，共75頁。WhyDFTandATPGneeded

inGate(Logic)Level？5第五頁，共75頁。WhyTesting因為：芯片在生產(chǎn)過程中會產(chǎn)生的電路結(jié)構(gòu)上的制造缺陷！所以：我們需要通過測試來挑出那些有制造缺陷的成品芯片，防止其流入用戶手中！6第六頁，共75頁。WhatisTesting

測試(Testing)所要檢查的不是設(shè)計的功能錯誤，而是芯片在生產(chǎn)過程中引入的電路結(jié)構(gòu)上的制造缺陷(physicaldefects)測試并不關(guān)心設(shè)計本身具體實現(xiàn)了什么功能，而是要想辦法測試其是否有制造缺陷。對一個測試工程師來說，一塊MPEG解碼芯片和一塊USB接口芯片并沒有太大的區(qū)別，因為芯片功能是設(shè)計過程應(yīng)解決的問題了測試是向一個處于已知狀態(tài)的對象施加確定的輸入激勵，并測量其確定的輸出響應(yīng)與“理想”的期待響應(yīng)進行比較，進而判斷被測對象是否存在故障類似以前講過的RTL仿真（功能仿真）的過程7第七頁，共75頁。

HowTesting：ProductTestingToday

自動測試儀(AutomaticTestEquipment,ATE)上運行的測試程序通常包含如下信息：激勵向量，響應(yīng)向量，以及控制和確定ATE時序所需要的信息等8第八頁，共75頁。

WhatisDFT在過去的設(shè)計流程中，設(shè)計隊伍完成設(shè)計后將設(shè)計扔給專門的測試隊伍，由他們完成剩下的測試工作。而測試隊伍沿用功能仿真中的TestBench仿真向量進行故障測試，最多由于仿真向量比較龐大而做些裁剪借用功能仿真中的仿真向量進行故障測試，不能有效控制測試成本(cost-of-test)功能仿真不等于故障仿真，測試向量過大ATE資源有限在設(shè)計流程中盡早考慮測試的要求，在設(shè)計階段就為將來的測試工作設(shè)計專門用于測試的硬件邏輯。這種通過增加額外的邏輯以增強設(shè)計的可測試性的工作就是可測試性設(shè)計(DFT，DesignforTestability)DFT是邏輯相關(guān)的工作，需在Gate(Logic)Level解決9第九頁，共75頁。DFT的作用提高產(chǎn)品質(zhì)量降低測試成本10第十頁，共75頁。WhatisATPGDFT通過增加額外的專門用于測試的硬件邏輯，以增強設(shè)計的可測試性。但對于測試，最后是需要體現(xiàn)在由此可以產(chǎn)生的測試向量ATPG：自動測試向量生成測試是向一個處于已知狀態(tài)的對象施加確定的輸入激勵，并測量其確定的輸出響應(yīng)與“理想”的期待響應(yīng)進行比較，進而判斷被測對象是否存在故障。測試向量：輸入激勵＋“理想”的期待響應(yīng)從DFT來自動產(chǎn)生測試向量ATPG工具可以滿足大部分生產(chǎn)測試中所需的測試向量自動生成的要求，自動生成的測試向量提供改ATE測試程序用11第十一頁，共75頁。FaultModelDFTATPGATE12第十二頁，共75頁。

WhatisaPhysicalDefect?

13第十三頁，共75頁。

CMOS工藝中常見的制造缺陷或曰物理缺陷（PhysicalDefect）包括：對地和對電源的短路由塵粒引起的連線斷路金屬穿通(metalspike-through)引起的晶體管源或漏的短路等14第十四頁，共75頁。PhysicalDefectsFaultModel不管是對封裝好的成品還是對尚未封裝的“裸片”（die），要將探針伸入芯片結(jié)構(gòu)內(nèi)部進行測試，無論從技術(shù)或是經(jīng)濟角度都是根本不可行的。對芯片的測試只有通過有限的輸入/輸出管腳(I/Opin)來完成需要通過對芯片內(nèi)部制造缺陷引起的電路故障建立邏輯上的模型，從而通過測量電路在輸入輸出管腳上行為，來判斷芯片內(nèi)部是否存在制造缺陷PhysicalDefects（制造缺陷）FaultModel（故障模型）15第十五頁，共75頁。

故障模型

由于引起芯片發(fā)生故障的制造缺陷原因多種多樣，為了便于分析和判斷故障，需要將故障的特征進行抽象和分類，把呈現(xiàn)同樣效果的故障歸并成同一種故障類型，并使用同一種描述方法，這種故障描述方式稱為故障模型

當前VLSI設(shè)計中常用的故障模型固定型故障模型(stuck-atfaultmodel)：使用最多時延故障模型(delayfaultmodel)基于電流的故障模型(current-basedfaultmodel)…..FaultModel（故障模型）16第十六頁，共75頁。

FaultModel

Stuck-at故障模型時延故障模型跳變延時(transitiondelay)故障模型路徑延時(pathdelay)故障模型基于電流的故障模型17第十七頁，共75頁。

Stuck-AtFaultModel

18第十八頁，共75頁。

Single-Stuck-AtFaultModel

Stuck-AtFaultModel（SSA）的“單故障假設(shè)”：在每一個被測芯片DUT(deviceundertest)上最多只會出現(xiàn)一個故障實際上在一塊芯片上同時出現(xiàn)多個故障的可能性非常小即使一塊芯片出現(xiàn)了多個故障，那么它幾乎不可能通過基于“單故障假設(shè)”的測試從工程角度考慮，如果不采用這個假設(shè)，會大大增加計算復(fù)雜度，遠遠超出目前可能的計算能力19第十九頁，共75頁?；赟tuck-at故障模型的

組合電路故障偵測/測試向量生成有了Stuck-at故障模型，如何通過IO端口來偵測到故障，生成測試向量（TestPattern）？ASA-Fault-DetectionAlgorithmforCombinationalLogicNetwork：DAlgorithm（CombinationalLogicATPG

）算法步驟TargetaSAFaultActivatetheSAFaultPropagateFaultEffectRecordtheTestPattern20第二十頁，共75頁。

TargetaSAFault(1/4)

21第二十一頁，共75頁。

ActivatetheSAFault(2/4)

22第二十二頁，共75頁。

PropagateFaultEffect(3/4)

23第二十三頁，共75頁。

RecordtheTestPattern(4/4)

AnatomyofaTestPattern24第二十四頁，共75頁。AreAllFaultsDetectable?25第二十五頁，共75頁。HowManyStuck-AtFaults?26第二十六頁，共75頁。EquivalentFaults(1/3)27第二十七頁，共75頁。EquivalentFaults(2/3)28第二十八頁，共75頁。EquivalentFaults(3/3)29第二十九頁，共75頁。

FaultModel

Stuck-at故障模型時延故障模型跳變延時(transitiondelay)故障模型路徑延時(pathdelay)故障模型基于電流的故障模型30第三十頁，共75頁。

跳變時延故障模型

可以看作是對SA故障模型的增強，增加了對時域特性的約束在這種故障測試中，先強制驅(qū)動測試點電平到故障值，然后在輸入點加上一個跳變的激勵，經(jīng)過給定時間后檢測測試點是否跳變至正確值與stuck-at模型的靜態(tài)檢測不同，跳變延時可以檢測出門級電路上的上升跳變過慢(STR，slow-to-rise)或者下降跳變過慢(STF，slow-to-fall)故障也稱為門時延故障模型，因為這種模型的故障都可以歸結(jié)于門輸入/輸出過慢31第三十一頁，共75頁。

路徑時延故障模型

路徑時延故障模型與跳變時延故障模型基本上類似，路徑時延故障模型可以看作是對指定路徑上所有組合門電路的跳變時延之和的故障判斷32第三十二頁，共75頁。

FaultModel

Stuck-at故障模型時延故障模型跳變延時(transitiondelay)故障模型路徑延時(pathdelay)故障模型基于電流的故障模型33第三十三頁，共75頁。

靜態(tài)電流Iddq

Iddq

指CMOS電路在所有門處于靜態(tài)下的電源總電流在CMOS邏輯中非翻轉(zhuǎn)狀態(tài)的門只消耗靜態(tài)或者二極管反向(diodereverse)電流。由于靜態(tài)時PMOS和NMOS管不會同時導(dǎo)通,流過它的僅是漏電流即靜態(tài)電流Iddq

，約為1nA。對于一塊大規(guī)模集成電路，其Iddq應(yīng)在uA級（Iddq大小與集成度有關(guān)）

任何導(dǎo)通的橋接、短路和斷路故障都將導(dǎo)致靜態(tài)電流Iddq上升一個數(shù)量級以上34第三十四頁，共75頁。

基于電流的故障模型

可能會導(dǎo)致過大靜態(tài)電流的故障不一定導(dǎo)致邏輯錯誤，但會導(dǎo)致潛在的錯誤行為和早期故障，出現(xiàn)可靠性方面問題的可能。比如一個尚能正常工作的電路將來可能由于金屬遷移(metalmigration)等機制而逐漸失效在一些關(guān)鍵場合(如心臟起搏器)，出現(xiàn)任何不正常的行為都應(yīng)被認做是故障常見的兩類基于電流的故障模型pseudo-stuck-at故障模型主要建立在SA故障模型上：在單純的SA模型中，觀察代表邏輯值1或者0的電壓值；而在pseudo-stuck-at故障模型中，則是先將故障效應(yīng)加到指定點，然后觀察電源對整個芯片輸出的電流大小toggle故障模型35第三十五頁，共75頁。FaultModelDFTATPGATE36第三十六頁，共75頁。

幾種常見的DFT技術(shù)掃描(SCAN)測試

將電路中的存儲單元（寄存器Register）轉(zhuǎn)化成為可控制和可觀察的存儲單元（寄存器），將這些單元連接成一個或多個移位寄存器，即掃描鏈內(nèi)建自測試(BIST)

在電路內(nèi)部增加測試電路結(jié)構(gòu)，在測試時這個測試電路結(jié)構(gòu)能夠自己產(chǎn)生激勵和比較響應(yīng)靜態(tài)電流(IDDQ)測試

若存在電流性故障,會使電路在靜態(tài)時產(chǎn)生一個高于正常值的電流。37第三十七頁，共75頁。掃描測試技術(shù)

1基本原理和方法

2掃描測試策略

3基于掃描測試的芯片測試步驟

38第三十八頁，共75頁。TestingSequentialLogic：

SequentiallogicATPGbasedonDalgorithm39第三十九頁，共75頁。

HandlingRegisterStages

40第四十頁，共75頁。

TestPatternwithThreeCycles

41第四十一頁，共75頁。

AssessmentofSequentiallogicATPG

Thenhow?42第四十二頁，共75頁。TestingSequentialLogic：

CombinationalLogicATPGwithhelpofFull-ScanDesignsScannableEquivalentFlip-Flop43第四十三頁，共75頁。

TheFull-ScanStrategy

44第四十四頁，共75頁。

ScanChains

45第四十五頁，共75頁。掃描測試Summarized（1）◆掃描測試的基本原理將一個集成電路內(nèi)所有寄存器改成Scannable后串接起來，組成一個移位寄存器，使得從外部能容易地控制并直接觀察這些狀態(tài)存儲單元中的內(nèi)容掃描測試將時序電路測試轉(zhuǎn)化為組合電路測試掃描測試的設(shè)計要保證各個寄存器可以和組合電路完全隔離開來，以便寄存器的狀態(tài)可隨意設(shè)置，同時保證寄存器的輸出可觀察

46第四十六頁，共75頁。

掃描測試Summarized（2）

掃描測試的基本設(shè)計步驟將電路中的寄存器轉(zhuǎn)化成為可控制和可觀察的寄存器，一般是用帶掃描功能的寄存器代替邏輯電路中的寄存器再把這些寄存器連接成一個或多個移位寄存器，即掃描鏈當電路處于掃描模式（測試模式）時，就可以向掃描鏈（掃描寄存器）中移入/移出數(shù)據(jù)，47第四十七頁，共75頁。

掃描測試Summarized（3）

掃描測試的缺點①每個寄存器的結(jié)構(gòu)由于掃描測試模式與正常工作模式切換的需要，必然會復(fù)雜化；加上大量附加的內(nèi)部互連線，使芯片面積增大②寄存器中增加的控制使電路速度降低，雙穩(wěn)的翻轉(zhuǎn)時間可能增加1∽2ns；

48第四十八頁，共75頁。掃描測試技術(shù)

1基本原理和方法

2掃描測試策略

3基于掃描測試的芯片測試步驟

49第四十九頁，共75頁。

掃描測試的兩種方式全掃描技術(shù)（FullScan）

以面積和速度為代價

部分掃描技術(shù)（PartialScan）

只選擇一部分寄存器構(gòu)成移位寄存器，可以降低了掃描設(shè)計的硬件消耗和測試響應(yīng)時間

掃描測試策略

50第五十頁，共75頁。掃描測試技術(shù)

1基本原理和方法2掃描測試策略

3基于掃描測試的芯片測試步驟

51第五十一頁，共75頁。

電路由正常工作模式轉(zhuǎn)換到掃描測試模式，各寄存器變?yōu)閽呙桄溕系囊莆患拇嫫鳎辉跍y試時鐘控制下，先進行初始化測試，即對掃描測試切換和移位寄存器進行測試，寫入一連串的0/1；如果初始化測試正確，開始在芯片測試輸入端串行地加入輸入測試向量，即由測試時鐘對移位寄存器串行寫入一連串0/1作為組合邏輯部分的次級輸入；電路切換回正常模式，時鐘作用一次，將組合邏輯的運算結(jié)果（次級輸出）打入移位寄存器；電路切換回測試模式，由測試時鐘將移位寄存器中保存的數(shù)據(jù)由測試輸出腳串行輸出。③至⑤步重復(fù)，以檢查電路中所有的組合邏輯部分掃描測試的芯片測試步驟52第五十二頁，共75頁。

內(nèi)建自測試技術(shù)（BIST）

53第五十三頁，共75頁。BIST為了彌補內(nèi)部掃描技術(shù)的不足，出現(xiàn)了內(nèi)建自測試如果被測電路（Circuit-Under-Test,CUT）具有自己產(chǎn)生測試信號、自己檢查輸出信號的能力，則稱該電路具有內(nèi)建自測試（BIST）功能BIST將BIST邏輯電路結(jié)構(gòu)嵌入到被測電路內(nèi)部主要完成測試向量生成和輸出響應(yīng)分析兩個任務(wù)通過分析CUT響應(yīng)輸出，判斷CUT是否有故障對數(shù)字電路進行BIST測試，需要增加三個硬件部分：測試向量產(chǎn)生器（Test-Pattern-Generator,TPG）輸出響應(yīng)分析器(Result-Analyzer,RA)BIST控制電路（BISTController）BIST可分為存儲器BIST（MBIST）邏輯電路BIST（LBIST）54第五十四頁，共75頁。MBIST：Why？各種類型的獨立存儲器，以及VLSI特別是SOC中存在的各種類型的嵌入式存儲器，包括SRAM、DRAM、ROM、FLASH等，由于布局緊密，容易出現(xiàn)故障由于存儲器的自身結(jié)構(gòu)特點，其故障類型不同于一般邏輯設(shè)計的故障類型，使得掃描測試等技術(shù)所支持的故障類型和測試方法難以滿足要求存儲器內(nèi)建自測試（MBIST）技術(shù)成為目前大規(guī)模存儲器測試最通用的方法55第五十五頁，共75頁。MBIST：硬件結(jié)構(gòu)MBIST需要給存儲器加測試控制電路和測試外包電路，負責存儲器的測試及控制功能56第五十六頁，共75頁。MBIST：測試算法在MBIST中，重要的測試算法是March算法，包括MATS+、MarchC-、MarchA、MarchB等例子：MarchC-算法的基本步驟?(W0)；↑(R0,W1)；↑(R1，W0)；↓(R0,W1)；↓(R1,W0)；?(R0)其中，?表示操作地址上行或下行，↓表示地址下行，↑表示地址上行，W0和W1分別表示寫入“0”和“1”，R0和R1分別表示讀出的期望值是“0”和“1”。對每個存儲單元進行完括號中包含的所有操作后才處理下一個單元。

57第五十七頁，共75頁。LBIST：Why？LBIST的應(yīng)用場合對于邏輯電路，以一個上百萬門的嵌入式微處理器為例，如采用全掃描大概要增加10％芯片面積。全掃描設(shè)計可以取得較高的故障覆蓋率，但可能在處理器關(guān)鍵路徑上增加DFT電路，從而增加電路延時、降低電路性能因此，微處理器的數(shù)據(jù)通道（Datapath）可以采用基于指令的LBIST內(nèi)建自測試方法來進行測試58第五十八頁，共75頁。LBIST：How？測試控制寄存器（TCR）：在測試模式下，掃描輸入微處理器的指令操作碼線性反饋移位寄存器（LFSR）：LFSR自動生成隨機數(shù)據(jù)，提供測試模式下的操作數(shù)多輸入特征寄存器（MISR）：壓縮指令執(zhí)行單元的執(zhí)行結(jié)果，生成測試響應(yīng)的特征值LBIST需要對微處理器的Datapath增加三個寄存器59第五十九頁，共75頁。

靜態(tài)電流(IDDQ)測試

60第六十頁，共75頁。IDDQ測試（1）為了檢測CMOS電路中的某一個故障,首先必須生成能激活該故障的IDDQ測試向量，該IDDQ測試向量必須在該故障條件下能夠制造一條或多條由VDD到VSS的低電阻通路，相當于電壓測試中的故障激活和傳播但是同電壓測試不一樣，IDDQ測試不需要把故障效應(yīng)傳播到原始輸出端，因為IDDQ測試并不在原始輸出端，這是IDDQ實際應(yīng)用時的方便之處缺點需要精確地測量電流由于IDDQ的穩(wěn)定需要一定時間，所以測試速度慢61第六十一頁，共75頁。IDDQ測試（2）有三種類型的IDDQ測試集：采用完備電壓測試集，對每一個電壓測試都測IDDQ，但由于IDDQ測試比較慢，這種辦法不可取選擇少于1%的電壓測試加測IDDQ，目前工業(yè)界都采用選擇方式生成專門的IDDQ測試向量62第六十二頁，共75頁。FaultModelDFTATPGATE63第六十三頁，共75頁。

DFT→ATPG

在DFT工具完成其硬件結(jié)構(gòu)設(shè)計部分工作后，需要將設(shè)計轉(zhuǎn)交給ATPG工具（如Synopsys的TetraMax）自動生成測試向量。需要轉(zhuǎn)交的包括兩個文件:網(wǎng)表文件：提供設(shè)計的具體描述（包括了DFT電路）測試協(xié)議文件，告訴ATPG工具所采用的測試協(xié)議：包括設(shè)計的輸入、輸出、時鐘、測試波形等信息ATPG工具自動生成測試向量文件（STIL格式）

64第六十四頁，共75頁。故障覆蓋率(FaultCoverage)通常芯片測試方案并不能測出芯片上所有可能的故障一些故障本身