數(shù)字電子技術(shù)第三章 組合邏輯電路

數(shù)字電子技術(shù)第三章組合邏輯電路第1頁(yè)，共72頁(yè)，2023年，2月20日，星期六概述一、組合邏輯電路的特點(diǎn)=F0（I0、I1…,In-1）=F1（I0、I1…,In-1）=F1（I0、I1…,In-1）1.邏輯功能特點(diǎn)電路在任何時(shí)刻的輸出狀態(tài)只取決于該時(shí)刻的輸入狀態(tài)，而與原來(lái)的狀態(tài)無(wú)關(guān)。2.電路結(jié)構(gòu)特點(diǎn)(1)輸出、輸入之間沒(méi)有反饋延遲電路(2)不包含記憶性元件(觸發(fā)器)，僅由門電路構(gòu)成I0I1In-1Y0Y1Ym-1組合邏輯電路第2頁(yè)，共72頁(yè)，2023年，2月20日，星期六二、組合電路邏輯功能的表示方法真值表，卡諾圖，邏輯表達(dá)式，時(shí)間圖(波形圖)三、組合電路分類①

按邏輯功能不同：加法器比較器編碼器譯碼器數(shù)據(jù)選擇器和分配器只讀存儲(chǔ)器②

按開關(guān)元件不同：CMOSTTL③

按集成度不同：SSIMSILSIVLSI第3頁(yè)，共72頁(yè)，2023年，2月20日，星期六3.1組合電路的分析方法和設(shè)計(jì)方法3.1.1組合電路的基本分析方法一、分析方法邏輯圖邏輯表達(dá)式化簡(jiǎn)真值表說(shuō)明功能分析目的：①確定輸入變量不同取值時(shí)功能是否滿足要求；③得到輸出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式，以便用MSI、

LSI實(shí)現(xiàn)；④得到其功能的邏輯描述，以便用于包括該電路的系統(tǒng)分析。②變換電路的結(jié)構(gòu)形式(如：與或與非-與非)；第4頁(yè)，共72頁(yè)，2023年，2月20日，星期六二、分析舉例[例]分析圖中所示電路的邏輯功能表達(dá)式真值表ABCY000001010011ABCY10010111011111000000功能判斷輸入信號(hào)極性是否相同的電路—符合電路ABC&&≥1[解]第5頁(yè)，共72頁(yè)，2023年，2月20日，星期六[例3.1.1]分析圖中所示電路的邏輯功能，輸入信號(hào)A、B、C、D是一組二進(jìn)制代碼。&&&&&&&&&&&&ABCDY[解](1)逐級(jí)寫輸出函數(shù)的邏輯表達(dá)式WX第6頁(yè)，共72頁(yè)，2023年，2月20日，星期六[例3.1.1]分析圖中所示電路的邏輯功能，輸入信號(hào)A、B、C、D是一組二進(jìn)制代碼。&&&&&&&&&&&&ABCDYWX[解](2)化簡(jiǎn)第7頁(yè)，共72頁(yè)，2023年，2月20日，星期六[例3.1.1]分析圖中所示電路的邏輯功能，輸入信號(hào)A、B、C、D是一組二進(jìn)制代碼。(3)列真值表ABCDABCDYY00000001001000110100010101100111100010011010101111001101111011111111111100000000(4)功能說(shuō)明：當(dāng)輸入四位代碼中1的個(gè)數(shù)為奇數(shù)時(shí)輸出為1，為偶數(shù)時(shí)輸出為0—檢奇電路。[解]第8頁(yè)，共72頁(yè)，2023年，2月20日，星期六3.1.2組合電路的基本設(shè)計(jì)方法一、設(shè)計(jì)方法邏輯抽象列真值表寫表達(dá)式化簡(jiǎn)或變換畫邏輯圖邏輯抽象：①根據(jù)因果關(guān)系確定輸入、輸出變量②狀態(tài)賦值—用0

和1

表示信號(hào)的不同狀態(tài)③根據(jù)功能要求列出真值表根據(jù)所用元器件(分立元件或集成芯片)的情況將函數(shù)式進(jìn)行化簡(jiǎn)或變換?；?jiǎn)或變換：第9頁(yè)，共72頁(yè)，2023年，2月20日，星期六①設(shè)定變量：二、設(shè)計(jì)舉例

[例3.1.2]設(shè)計(jì)三人表決電路。每人一個(gè)按鍵，如果同意則按下，不同意則不按。結(jié)果用指示燈表示，多數(shù)同意時(shí)指示燈亮，否則不亮。用與非門實(shí)現(xiàn).[解]輸入A、B、C

，輸出Y②狀態(tài)賦值：A、B、C=0表示按鍵不按Y=0表示

不贊成(1)邏輯抽象A、B、C=1表示

按鍵按下Y=1表示

多數(shù)贊成第10頁(yè)，共72頁(yè)，2023年，2月20日，星期六[解]③列真值表(2)寫輸出表達(dá)式并化簡(jiǎn)最簡(jiǎn)與或式最簡(jiǎn)與非-與非式ABCY00000101001110010111011100010111二、設(shè)計(jì)舉例

[例3.1.2]設(shè)計(jì)三人表決電路。每人一個(gè)按鍵，如果同意則按下，不同意則不按。結(jié)果用指示燈表示，多數(shù)同意時(shí)指示燈亮，否則不亮。用與非門實(shí)現(xiàn).第11頁(yè)，共72頁(yè)，2023年，2月20日，星期六二、設(shè)計(jì)舉例[解](3)畫邏輯圖—用與門和或門實(shí)現(xiàn)ABYC&&≥1&—用與非門實(shí)現(xiàn)&

[例3.1.2]設(shè)計(jì)三人表決電路。每人一個(gè)按鍵，如果同意則按下，不同意則不按。結(jié)果用指示燈表示，多數(shù)同意時(shí)指示燈亮，否則不亮。用與非門實(shí)現(xiàn).第12頁(yè)，共72頁(yè)，2023年，2月20日，星期六74LS1074LS00+5VB開關(guān)C開關(guān)A開關(guān)Y邏輯電平指示燈設(shè)計(jì)一個(gè)四人無(wú)棄權(quán)表決器，要求用兩片74LS00實(shí)現(xiàn)。第13頁(yè)，共72頁(yè)，2023年，2月20日，星期六

[例]設(shè)計(jì)一個(gè)監(jiān)視交通信號(hào)燈工作狀態(tài)的邏輯電路。正常情況下，紅、黃、綠燈只有一個(gè)亮，否則視為故障狀態(tài)，發(fā)出報(bào)警信號(hào)，提醒有關(guān)人員修理。[解](1)邏輯抽象輸入變量：1--亮0--滅輸出變量：R（紅）Y（黃）G（綠）Z（有無(wú)故障）1--有0--無(wú)列真值表RYGZ00000101001110010111011110010111(2)卡諾圖化簡(jiǎn)RYG010001111011111第14頁(yè)，共72頁(yè)，2023年，2月20日，星期六

[例]設(shè)計(jì)一個(gè)監(jiān)視交通信號(hào)燈工作狀態(tài)的邏輯電路。正常情況下，紅、黃、綠只有一個(gè)亮，否則視為故障狀態(tài)，發(fā)出報(bào)警信號(hào)，提醒有關(guān)人員修理。[解](3)畫邏輯圖&1&&&11≥1RGYZ第15頁(yè)，共72頁(yè)，2023年，2月20日，星期六3.2加法器和數(shù)值比較器3.2.1加法器一、半加器和全加器1.半加器（HalfAdder）兩個(gè)

1位二進(jìn)制數(shù)相加不考慮低位進(jìn)位。0001101100101001真值表函數(shù)式Ai+Bi=Si

(和)Ci(進(jìn)位)第16頁(yè)，共72頁(yè)，2023年，2月20日，星期六邏輯圖曾用符號(hào)國(guó)標(biāo)符號(hào)半加器（HalfAdder）Si&AiBi=1CiΣCOSiAiBiCiHASiAiBiCi函數(shù)式第17頁(yè)，共72頁(yè)，2023年，2月20日，星期六2.全加器（FullAdder）兩個(gè)

1位二進(jìn)制數(shù)相加，考慮低位進(jìn)位。

Ai+Bi

+Ci-1(低位進(jìn)位)

=Si

(和)

Ci

(向高位進(jìn)位)1011---A1110---B+---低位進(jìn)位100101111真值表ABCi-1000001010011100101110111SiCiABCi-1SiCi0010100110010111---S高位進(jìn)位←0第18頁(yè)，共72頁(yè)，2023年，2月20日，星期六卡諾圖全加器（FullAdder）ABC01000111101111SiABC01000111101111Ci圈

“0

”最簡(jiǎn)與或式圈

“1

”用與或非門實(shí)現(xiàn)第19頁(yè)，共72頁(yè)，2023年，2月20日，星期六邏輯圖(a)用與門、或門和非門實(shí)現(xiàn)曾用符號(hào)國(guó)標(biāo)符號(hào)ΣCOCISiAiBiCi-1CiFASiAiBiCi-1Ci&&&&&&&≥1111AiSiCiBiCi-1≥1第20頁(yè)，共72頁(yè)，2023年，2月20日，星期六(b)用與或非門和非門實(shí)現(xiàn)&≥1&≥1111CiSiAiBiCi-1第21頁(yè)，共72頁(yè)，2023年，2月20日，星期六3.集成全加器TTL：74LS183CMOS：C661雙全加器74LS183VCC2Ai2Bi

2Ci-12Ci2Si

VCC2A2B2CIn

2COn+12F1A1B1CIn1FGND1Ai1Bi1Ci-11Si地1Ci1234567141312111098C661VDD2Ai2Bi

2Ci-11Ci1Si

2Si

1Ci-12Ci

1Ai1Bi

VSS第22頁(yè)，共72頁(yè)，2023年，2月20日，星期六二、加法器（Adder）實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路1.4位串行進(jìn)位加法器特點(diǎn)：電路簡(jiǎn)單，連接方便速度低=4tpdtpd

—1位全加器的平均傳輸延遲時(shí)間C0S0B0A0C0-1COSCIC1S1B1A1COSCIC2S2B2A2COSCIC3S3B3A3COSCI第23頁(yè)，共72頁(yè)，2023年，2月20日，星期六2.超前進(jìn)位加法器作加法運(yùn)算時(shí)，總進(jìn)位信號(hào)由輸入二進(jìn)制數(shù)直接產(chǎn)生。…特點(diǎn)優(yōu)點(diǎn)：速度快缺點(diǎn)：電路比較復(fù)雜第24頁(yè)，共72頁(yè)，2023年，2月20日，星期六邏輯結(jié)構(gòu)示意圖集成芯片CMOS：CC4008TTL：7428374LS283超前進(jìn)位電路

ΣS3

ΣS2

ΣS1

ΣS0C3A3B3A2B2A1B1A0B0C0-1CICICICI第25頁(yè)，共72頁(yè)，2023年，2月20日，星期六3.2.2數(shù)值比較器（DigitalComparator）一、1位數(shù)值比較器00011011010001100010真值表函數(shù)式邏輯圖—用與非門和非門實(shí)現(xiàn)AiBiLiGiMiLi(A>B)Gi(A=B)Mi(A<B)=Ai⊙Bi

1位比較器AiBiAi&1&1&BiMiGiLi第26頁(yè)，共72頁(yè)，2023年，2月20日，星期六二、4位數(shù)值比較器A=A3A2A1A0A>BL=1A=BM=1A<BG=1真值表比較輸入輸出A3

B3A2

B2A1

B1A0B0

LGM>100=>100==>100===>100====010<001=<001==<001===<001B=B3B2B1B0LGM4位數(shù)值比較器A3B3A2B2

A1B1A0B0第27頁(yè)，共72頁(yè)，2023年，2月20日，星期六3.3編碼器和譯碼器3.3.1編碼器（Encoder）編碼：用文字、符號(hào)或者數(shù)字表示特定對(duì)象的過(guò)程（用二進(jìn)制代碼表示不同事物）二進(jìn)制編碼器二—十進(jìn)制編碼器分類：普通編碼器優(yōu)先編碼器2n→n10→4或Y1I1編碼器Y2YmI2In代碼輸出信息輸入編碼器框圖第28頁(yè)，共72頁(yè)，2023年，2月20日，星期六一、二進(jìn)制編碼器用n

位二進(jìn)制代碼對(duì)N=2n

個(gè)信號(hào)進(jìn)行編碼的電路3位二進(jìn)制編碼器(8線-3線)編碼表函數(shù)式Y(jié)2=I4

+

I5

+

I6+

I7Y1

=I2

+

I3+

I6

+

I7Y0=I1

+

I3+

I5

+

I7輸入輸出

I0I7是一組互相排斥的輸入變量，任何時(shí)刻只能有一個(gè)端輸入有效信號(hào)。輸入輸出00000101001

11001011

101

1

1Y2

Y1

Y0I0I1I2I3I4I5I6I73位二進(jìn)制編碼器I0I1I6I7Y2Y1Y0I2I4I5I3第29頁(yè)，共72頁(yè)，2023年，2月20日，星期六函數(shù)式邏輯圖—用或門實(shí)現(xiàn)—用與非門實(shí)現(xiàn)Y0

Y1

Y2≥1≥1≥1I7

I6

I5

I4

I3I2

I1I0

&&&Y0

Y1

Y2第30頁(yè)，共72頁(yè)，2023年，2月20日，星期六優(yōu)先編碼：允許幾個(gè)信號(hào)同時(shí)輸入，但只對(duì)優(yōu)先級(jí)別最高的進(jìn)行編碼。優(yōu)先順序：I7I0編碼表輸入輸出

I7I6

I5I4

I3

I2I1

I0

Y2Y1

Y0

1

111

01

110

00

1

101

000

1

100

0000

1

011

00000

1

010

000000

1

001

0000000

1

000函數(shù)式2.3位二進(jìn)制優(yōu)先編碼器第31頁(yè)，共72頁(yè)，2023年，2月20日，星期六輸入輸出為原變量邏輯圖輸入輸出為反變量Y2Y1Y0≥1≥1≥1&&111111111111111I7I6I5I4I3I2I1I0第32頁(yè)，共72頁(yè)，2023年，2月20日，星期六用4位二進(jìn)制代碼對(duì)0~9

十個(gè)信號(hào)進(jìn)行編碼的電路。1.8421BCD編碼器2.8421BCD優(yōu)先編碼器3.集成10線-4線優(yōu)先編碼器（7414774LS147）三、幾種常用編碼1.二-十進(jìn)制編碼8421碼余3碼2421碼5211碼余3循環(huán)碼右移循環(huán)碼循環(huán)碼（反射碼或格雷碼）ISO碼ANSCII（ASCII）碼二、二-十進(jìn)制編碼器2.其他二-十進(jìn)制編碼器I0I2I4I6I8I1I3I5I7I9Y0Y1Y2Y3第33頁(yè)，共72頁(yè)，2023年，2月20日，星期六3.3.2譯碼器（Decoder）編碼的逆過(guò)程，將二進(jìn)制代碼翻譯為原來(lái)的含義一、二進(jìn)制譯碼器(BinaryDecoder)

輸入n位二進(jìn)制代碼如：2線—4線譯碼器3線—8線譯碼器4線—16線譯碼器A0Y0A1An-1Y1Ym-1二進(jìn)制譯碼器……輸出m個(gè)信號(hào)m=2n第34頁(yè)，共72頁(yè)，2023年，2月20日，星期六1.3位二進(jìn)制譯碼器(3線–8線)真值表函數(shù)式A0Y0A1A2Y1Y73位二進(jìn)制譯碼器…00000001

00000010000001000000100000010000001000000100000010000000000001010011100101110111二進(jìn)制譯碼器能譯出輸入變量的全部取值組合，故又稱變量譯碼器，也稱全譯碼器。其輸出端能提供輸入變量的全部最小項(xiàng)。

第35頁(yè)，共72頁(yè)，2023年，2月20日，星期六3線-8線譯碼器邏輯圖000—輸出低電平有效工作原理：11111101&Y7&Y6&Y5&Y4&Y3&Y2&Y1&Y0A2A2A1A1A0A0111111A2A1A000111110111010101111110111110111110011111011101111111101101101111111101111111第36頁(yè)，共72頁(yè)，2023年，2月20日，星期六2.集成3線–8線譯碼器

--74LS138引腳排列圖功能示意圖輸入選通控制端芯片禁止工作芯片正常工作VCC地1324567816151413121110974LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y774LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTAY7第37頁(yè)，共72頁(yè)，2023年，2月20日，星期六0111111111101101111110110111011111101011110111100101111101111100111111011010011111110110001111111100000111111111××××011111111×××1×Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2STB+STCSTA輸出輸入74LS138

真值表允許譯碼器工作禁止譯碼

Y7~Y0由輸入二進(jìn)制碼A2、A1、A0的取值決定。011111111111111111010101010101010100010000000000輸出邏輯函數(shù)式Y(jié)0=A2A1A0=m0Y1=A2A1A0=m1Y2=A2A1A0=m2Y3=A2A1A0=m3Y4=A2A1A0=m4Y5=A2A1A0=m5Y6=A2A1A0=m6Y7=A2A1A0=m700001000Y0=A2A1A0=m0Y1=A2A1A0=m1第38頁(yè)，共72頁(yè)，2023年，2月20日，星期六3.二進(jìn)制譯碼器的級(jí)聯(lián)兩片3線–8線4線-16線Y0Y7Y8Y1574LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTA高位Y7A0

A1

A2

A3

74LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTA低位Y710工作禁止有輸出無(wú)輸出

1禁止工作無(wú)輸出有輸出07815第39頁(yè)，共72頁(yè)，2023年，2月20日，星期六三片3線-8線5線-24線（1）（2）（3）輸出工

禁禁禁

工

禁禁禁

工00011011禁禁禁全為174LS138(1)Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTAY0Y7Y774LS138(3)Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTAY16Y7Y2374LS138(2)Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTAY8Y7Y15A0A1A2A3A4………………1第40頁(yè)，共72頁(yè)，2023年，2月20日，星期六功能特點(diǎn)：輸出端提供全部最小項(xiàng)電路特點(diǎn)：與門(原變量輸出)與非門(反變量輸出)4.二進(jìn)制譯碼器的主要特點(diǎn)二、二-十進(jìn)制譯碼器(Binary-CodedDecimalDecoder)將BCD

碼翻譯成對(duì)應(yīng)的十個(gè)輸出信號(hào)集成4線–10線譯碼器：744274LS42第41頁(yè)，共72頁(yè)，2023年，2月20日，星期六共陰極abcdefgR+5VYaA3A2A1A0+VCC顯示譯碼器共陰YbYcYdYeYfYg—高電平驅(qū)動(dòng)00001111110000100100110000110110100110100010101100111100010011111001011001110110111011111111000011111111111011aebcfgd共陰接法數(shù)碼顯示器需要配用輸出高電平有效的譯碼器。半導(dǎo)體顯示(LED)液晶顯示(LCD)三、顯示譯碼器數(shù)碼顯示器每字段是一只發(fā)光二極管第42頁(yè)，共72頁(yè)，2023年，2月20日，星期六十進(jìn)制數(shù)

A3A2A1A0

YaYbYcYdYeYfYg

顯示字形

0

0000

11111

100

1

0001

01100001

2

001011011012

3

001111110013

4

010001100114

5

010110110115

6011010111116

7

011111100007

8

100011111118

9

100111110119

aebcfgd第43頁(yè)，共72頁(yè)，2023年，2月20日，星期六A3A2A1A000110100100111101111111001××××××YaA3A2A1A01010～1111都是偽碼，在真值表里用××××表示。要求用或非門實(shí)現(xiàn)電路實(shí)現(xiàn)：以設(shè)計(jì)輸出Ya的邏輯表示式及電路圖為例第44頁(yè)，共72頁(yè)，2023年，2月20日，星期六共陽(yáng)極aebcfgdabcdefgR+5VYaA3A2A1A0+VCC+VCC顯示譯碼器共陽(yáng)YbYcYdYeYfYg00000000001000100101001111001001000110100010101100000110100110001001000100000—低電平驅(qū)動(dòng)011100011111000000000010010000100共陽(yáng)接法數(shù)碼顯示器需要配用輸出低電平有效的譯碼器。第45頁(yè)，共72頁(yè)，2023年，2月20日，星期六數(shù)據(jù)傳輸方式0110發(fā)送0110并行傳送0110串行傳送并-串轉(zhuǎn)換：數(shù)據(jù)選擇器串-并轉(zhuǎn)換：數(shù)據(jù)分配器3.4數(shù)據(jù)選擇器和分配器接收0110在發(fā)送端和接收端不需要數(shù)據(jù)并-串或串-并轉(zhuǎn)換裝置，但每位數(shù)據(jù)各占一條傳輸線，當(dāng)傳送數(shù)據(jù)位數(shù)增多時(shí)，成本較高，且很難實(shí)現(xiàn)。第46頁(yè)，共72頁(yè)，2023年，2月20日，星期六3.4.1數(shù)據(jù)選擇器

(DataSelector)能夠從多路數(shù)據(jù)輸入中選擇一路作為輸出的電路一、4選1數(shù)據(jù)選擇器輸入數(shù)據(jù)輸出數(shù)據(jù)選擇控制信號(hào)A0Y4選1數(shù)據(jù)選擇器D0D3D1D2A11.邏輯抽象00011011D0D1D2D3D000D0DA1

A0真值表D101D210D311Y

D1D2D32.邏輯表達(dá)式第47頁(yè)，共72頁(yè)，2023年，2月20日，星期六一、4選1數(shù)據(jù)選擇器2.邏輯表達(dá)式3.邏輯圖1&≥11YA11A0D0D1D2D300011011=D0=D1=D2=D3第48頁(yè)，共72頁(yè)，2023年，2月20日，星期六╳

╳

╳二、集成數(shù)據(jù)選擇器1.8選1數(shù)據(jù)選擇器7415174LS1517425174LS251引腳排列圖功能示意圖VCC地1324567816151413121110974LS151D4D5D6D7A0A1A2D3D2D1D0YYSMUXD7A2D0A0A1SYY……禁止使能10000D0

D0

D1

D1

D2

D2

D3

D3

D4

D4

D5

D5

D6

D6

D7

D7

00101001110010111011110

A2A0—地址端D7D0—數(shù)據(jù)輸入端第49頁(yè)，共72頁(yè)，2023年，2月20日，星期六2.集成數(shù)據(jù)選擇器的擴(kuò)展兩片8選1（74151）16選1數(shù)據(jù)選擇器A2A1A0A3D15D8≥1Y1S74151(2)D7A2D0ENA0A1YY2……D7D074151(1)D7A2D0ENA0A1SYY1……低位高位0

禁止使能070D0

D7

D0

D7

1

使能禁止D8

D15

0D8

D15

第50頁(yè)，共72頁(yè)，2023年，2月20日，星期六0四片8選1（74151）32選1數(shù)據(jù)選擇器1/274LS139SA4A3A2A1A0&Y方法1：74LS139雙2線-4線譯碼器74151(4)D7A2D0ENA0A1S4Y374151(1)D7A2D0ENA0A1D0S1Y074151(2)D7A2D0ENA0A1S2Y174151(3)D7A2D0ENA0A1S3Y2…………D7D8D15D16D23D24D31…………11

1

1

1

07禁止禁止禁止禁止0001

1

1

0

禁止禁止禁止使能

01禁止禁止使能

禁止禁止使能

禁止禁止使能

禁止禁止禁止1011D0

D7

D8

D15

D16

D23

D24

D311

1

0

1

1

0

1

1

0

1

1

1

第51頁(yè)，共72頁(yè)，2023年，2月20日，星期六方法2：74LS153雙4選1數(shù)據(jù)選擇器（1）（2）（3）（4）輸出信號(hào)00工禁禁禁01禁工禁禁10禁禁工禁11禁禁禁工方法1：四片8選1（74151）32選1數(shù)據(jù)選擇器四路8位并行數(shù)據(jù)四片8選1四路1位串行數(shù)據(jù)一片4選1一路1位串行數(shù)據(jù)真值表（使用

74LS139雙2線-4線譯碼器）第52頁(yè)，共72頁(yè)，2023年，2月20日，星期六第53頁(yè)，共72頁(yè)，2023年，2月20日，星期六3.4.2數(shù)據(jù)分配器

(DataDemultiplexer)將

1路輸入數(shù)據(jù)，根據(jù)需要分別傳送到

m個(gè)輸出端一、1路-4路數(shù)據(jù)分配器數(shù)據(jù)輸入數(shù)據(jù)輸出選擇控制00011011D0000D0000D0000D&Y0&Y1&Y2&Y31A11A1DDA01路-4路數(shù)據(jù)分配器Y0Y3Y1Y2A1真值表函數(shù)式邏輯圖第54頁(yè)，共72頁(yè)，2023年，2月20日，星期六二、集成數(shù)據(jù)分配器用

3線-8線譯碼器可實(shí)現(xiàn)

1路-8

路數(shù)據(jù)分配器數(shù)據(jù)輸出

S1—數(shù)據(jù)輸入（D）地址碼數(shù)據(jù)輸入(任選一路)S2—數(shù)據(jù)輸入（D）74LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTAY7第55頁(yè)，共72頁(yè)，2023年，2月20日，星期六3.5用

MSI實(shí)現(xiàn)組合邏輯函數(shù)3.5.1

用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)一、基本原理和步驟1.原理：選擇器輸出為標(biāo)準(zhǔn)與或式，含地址變量的全部最小項(xiàng)。例如而任何組合邏輯函數(shù)都可以表示成為最小項(xiàng)之和的形式，故可用數(shù)據(jù)選擇器實(shí)現(xiàn)。4選18選1第56頁(yè)，共72頁(yè)，2023年，2月20日，星期六2.基本步驟(1)根據(jù)n=k-1

確定數(shù)據(jù)選擇器的規(guī)模和型號(hào)(n

—選擇器地址碼，k

—函數(shù)的變量個(gè)數(shù))(2)寫出函數(shù)的標(biāo)準(zhǔn)與或式和選擇器輸出信號(hào)表達(dá)式(3)對(duì)照比較確定選擇器各個(gè)輸入變量的表達(dá)式(4)根據(jù)采用的數(shù)據(jù)選擇器和求出的表達(dá)式畫出連線圖。第57頁(yè)，共72頁(yè)，2023年，2月20日，星期六二、應(yīng)用舉例[例3.5.1]用數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)[解](2)標(biāo)準(zhǔn)與或式(1)n=k-1=3-1=2可用4選1數(shù)據(jù)選擇器74LS153數(shù)據(jù)選擇器(3)確定輸入變量和地址碼的對(duì)應(yīng)關(guān)系令A(yù)1

=A,A0=B則D0=0D1=D2=C

D3=1方法一：FABY1/2

74LS153D3D2D1D0A1A0ST1C(4)畫連線圖第58頁(yè)，共72頁(yè)，2023年，2月20日，星期六方法二：FBCY1/2

74LS153D3D2D1D0A1A0ST1A令A(yù)1

=B,A0=C二、應(yīng)用舉例[例3.5.1]用數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)[解]則

D0=0D1=D2=A

D3=1畫連線圖第59頁(yè)，共72頁(yè)，2023年，2月20日，星期六[例]用數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)[解](2)函數(shù)Z的標(biāo)準(zhǔn)與或式8選1(3)確定輸入變量和地址碼的對(duì)應(yīng)關(guān)系(1)n=k-1=4-1=3若令A(yù)2=A,A1=B,A0=C(4)畫連線圖則D2=D3=D4=1D0=0用8選1數(shù)據(jù)選擇器

74LS151ZABC1DD1D1=DY

74LS151D7D6D5D4D3D2D1D0A2A1A0S第60頁(yè)，共72頁(yè)，2023年，2月20日，星期六3.5.2用二進(jìn)制譯碼器實(shí)現(xiàn)組合邏輯函數(shù)一、基本原理與步驟1.基本原理：二進(jìn)制譯碼器又叫變量譯碼器或最小項(xiàng)譯碼器,它的輸出端提供了其輸入變量的全部最小項(xiàng)。任何一個(gè)函數(shù)都可以寫成最小項(xiàng)之和的形式…74LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTAY7第61頁(yè)，共72頁(yè)，2023年，2月20日，星期六2.基本步驟(1)選擇集成二進(jìn)制譯碼器(2)寫函數(shù)的標(biāo)準(zhǔn)與非-與非式(3)確認(rèn)變量和輸入關(guān)系[例]用集成譯碼器實(shí)現(xiàn)函數(shù)(1)三個(gè)輸入變量，選3線–8線譯碼器

74LS138(2)函數(shù)的標(biāo)準(zhǔn)與非-與非式(4)畫連線圖[解]二、應(yīng)用舉例第62頁(yè)，共72頁(yè)，2023年，2月20日，星期六(4)畫連線圖(3)確認(rèn)變量和輸入關(guān)系令[解]則74LS138Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTA&ZABC1在輸出端需增加一個(gè)與非門[例]

用集成譯碼器實(shí)現(xiàn)函數(shù)選3線–8線譯碼器74LS138第63頁(yè)，共72頁(yè)，2023年，2月20日，星期六[例3.5.2]試用集成譯碼器設(shè)計(jì)一個(gè)全加器。(1)選擇譯碼器：[解]ΣCOCISiAiBiCi-1Ci全加器的符號(hào)如圖所示選3線–8線譯碼器74LS138(2)寫出函數(shù)的標(biāo)準(zhǔn)與非-與非式第64頁(yè)，共72頁(yè)，2023年，2月20日，星期六[例3.5.2]試用集成譯碼器設(shè)計(jì)一個(gè)全加器。[解]ΣCOCISiAiBiCi-1Ci(2)函數(shù)的標(biāo)準(zhǔn)與非-與非式選3線–8線