試論高速Serdes技術的發(fā)展趨勢和挑戰(zhàn)

試論高速Serdes技術的發(fā)展趨勢和挑戰(zhàn)

Summary：本文主要分析了Serdes發(fā)展趨勢及挑戰(zhàn)，其次闡述了Serdes技術、Serdes技術發(fā)展歷程，通過相關分析希望進一步提高Serdes技術的應用效果，解決更多的技術難題，僅供參考。Keys：高速Serdes技術；發(fā)展趨勢；挑戰(zhàn)1、Serdes技術概述Serdes為串行器以及解串行器的合成，即Serializer和De-Serializer，可將其翻譯成串行解串器。站在功能角度來說，Serdes會將并行數(shù)據(jù)在發(fā)送端進行轉換，使其成為串行數(shù)據(jù)。并針對接受的串行數(shù)據(jù)，在接收端恢復，再次成為并行數(shù)據(jù)的電路?，F(xiàn)在，對于Serdes技術的應用，有效通信的使用已經非常成熟，根據(jù)連接的不同類型，主要包括三種，其一為芯片與光模塊之間的互聯(lián)；其二為芯片彼此之間的互聯(lián)；其三，芯片與以太網(wǎng)之間的互聯(lián)。以太網(wǎng)的接口，主要包括10BASE-T、10BASE-F、100BASE-T、10BASE-FX、1000BASE-X、1000BASE-T。如果互聯(lián)的區(qū)域已經跨越城市，會對GE級別以上的接口進行應用。GE主要有兩種物理接口，未來發(fā)展中，高速率接口都會應用GE類型。為了實現(xiàn)100GE與其充分兼容的目標，制定OTU4標準時，會應用100GE。其中，現(xiàn)在很多廠家都已經可以提出100GE，且已經開始對100GEONT接口進行開發(fā)，或者已經制定了計劃，由此可見，之后的發(fā)展進程中，高速端口只會有兩種類型，一種為以太網(wǎng)，另一種便是OTN。訪問接口領域，如果是以并行通信作為主導的內存顆粒，也會有區(qū)別存在，包括（1）海力士（2）HBM（ADM主導）（3）HMC（以Inter支持以及美光作為主導）這些串行接口作為與DDR5的各自的演進方向[1]。這樣，便可以發(fā)現(xiàn)，Serdes在電信、個人消費電子領域以及IT中廣泛應用。在不斷強化的通信容量中，單通道數(shù)據(jù)率在不同通信協(xié)議中，提升速度非?？臁?、Serdes技術發(fā)展歷程Serdes技術的發(fā)展，主要有4個階段。其一：小于6Gbit/s的單通道數(shù)據(jù)率，對于工藝的選擇通常會超過45nm，這時只有非常低的Serdes數(shù)據(jù)率，對其內部的電路設計的完整性并沒有較高的要求，且接收端對要求的滿足，通過固定CTLE參數(shù)即可完成；其二，6Gbit/s~15Gbit/s的單通道數(shù)據(jù)率，對于工藝的把控，使其在25~45nm的范圍內。其中，會提升PLL的設計指標要求。此外，接收端當中的連續(xù)時間線性均衡器等都要對自適應等算法進行應用，以便鏈路應用場景不同的前提下，可以實現(xiàn)最佳配置CTLE的效果。同時，對接收DFE參數(shù)實現(xiàn)動態(tài)化調整，強烈把控好DFE參數(shù)，使其不超過規(guī)定范圍；其三，15Gbit/s~30Gbit/s單通道數(shù)據(jù)率，對于工藝的選擇范圍在6~28nm，其中提出的工藝參數(shù)更加嚴苛。因為對電路以及功耗等會產生影響問題，所以設計電路工作更加細致。此外，單板、連接器的設計與之前相比，也開始面向精細化；其四，超過30Gbit/s以上的單通道最高數(shù)據(jù)率應用了目前最先進的工藝水平16nm。傳統(tǒng)的NRZ編碼可以在30Gbit/s以下時使用，而超過30Gbit/s以上時，要對PAM-4編碼考慮應用，會將信號的幅度進行犧牲，但時序上會更加寬裕。所以Serdes架構有了極大的變化。PAM-4編碼的處理需應用高速ADC以及PAM-4技術。Serdes系統(tǒng)的完整性包括：上層協(xié)議、編碼器、發(fā)送以及接收端等部分。其中芯片，如Serdes收發(fā)端、光模塊等構成了有源器件。單板、走線以及背板的構成了無源器件。3、Serdes發(fā)展趨勢及挑戰(zhàn)分析3.1協(xié)議Serdes屬于物理介質當中子層部分的內容，存在于通信協(xié)議的物理層中，所以對于協(xié)議的規(guī)定十分嚴格。芯片中的底層模塊便是Serdes，不但要對單一通信協(xié)議數(shù)據(jù)率具有更高的挑戰(zhàn)給予滿足，還要綜合考慮成本支出，一般還會提出相同SerdesIP核可以對多種協(xié)議進行兼容的要求。站在設計角度來說，可以對通信協(xié)議進行劃分，使其成為三種類別（1）第1類別：普通協(xié)議便是第1類別。普通協(xié)議只對數(shù)據(jù)率、電氣參數(shù)差異外、位寬的提出要求，針對Serdes沒有任何其他要求。第2類當中，涵蓋PCIE、SAS等相關協(xié)議。其中，協(xié)議的使用要綜合鏈路存在的不同惡劣情況給予選擇，并對速率加以調整，也就是說可以自協(xié)商速率，這一時刻上層可以控制Serdes。因為個人電腦和數(shù)據(jù)中心等層面會對這些協(xié)議有較多的使用，所以有極高的要求面向EMI輻射，需要Serdes可以具備擴頻時鐘產生能力以及接收能力。使PCIE能夠對熱插拔功能給予支持，這便要對端器件進行嚴格檢測，查看其是否在位，能否對熱插拔提出的要求給予滿足。同時，還會對功耗管理功能給予極大的支持；第3類協(xié)議為PON協(xié)議。要對連續(xù)收發(fā)模式以及突發(fā)收發(fā)模式給予支持。一般情況下CDR會針對長時間連續(xù)的1信號或者0信號出現(xiàn)鎖定異常，所以CDR的架構要有一定的特殊性，才能對協(xié)議提出的要求充分滿足[2]。2、發(fā)送端發(fā)送端中包括串行器、前饋均衡器、驅動器。他們的功能主要有：串行器能夠對信號進行轉換，使并行信號成為串行信號、前饋均衡器可對預加重的目標實現(xiàn)，同時還能完成去減重的效果，對信道進行補償，從而達到衰減信號的效果。驅動器的使用，能對輸出信號起到擺幅的效果，驅動上升以及下降沿的可調性。多路復用器電路也是串行器的關鍵所在主要有三類如圖1所示。此外，1:8的多路復用器如圖二所示。圖一：多路復用器電路類型圖二：1:8的多路復用器該結構的電路簡單是其突出特征，但也有缺點存在。例如：如果有數(shù)據(jù)位寬比較寬的場景，便不能使用該串行器。此外，高速并轉串行過程中，針對時鐘相位提出了非常嚴格的抖動要求，所以實現(xiàn)有很大困難。簡單來說一步式復用器能夠產生的最高工作率不會超過二進制復用器，所以低速Serdes并串轉換電路中會多使用一步式復用器。不均勻復用器的使用不但可以對位寬給予靈活配置，，更規(guī)避了一步式復用器的缺點。其作用也超過了二進制復用器，所以在高速串行器結構當中，對于不均勻復用器的使用非常合適。3、接收端信道產生的插損率與信號頻率為正比例關系，也就是說越高的頻率會產生越大的衰減性，在Serdes數(shù)據(jù)不斷提升的今天，產生的衰減信號問題也更為嚴重，為對信道衰竭作出有效補償，需要將預加重功能以及接收端均衡功能設置在發(fā)送端，其中CTLE以及DFE會組成接收端的均衡器。在Serdes框架當中，CTLE以及DFE的使用已經十分普遍。對于接收端的設計，存在的挑戰(zhàn)包括需要DFE拓撲以及CDR拓撲不具備更優(yōu)的性能，無法使自適應算法達到更優(yōu)的效果。DFE架構經歷了不同的全速直接DFE等相關結構，其中展開式結構、多路復用結構并不需要利用電流加法電路針對DFEtap開展求和，所以時序與直接式DFE相比較會更加輕松一些，在速率提升產生的時序緊張問題解決中非常適用。但是，要結合不同應用場景對芯片的最佳Serdes結構進行選擇。在自適應算法中，數(shù)字邏輯狀態(tài)機可充分執(zhí)行，也可以在片上MCU中，通過固態(tài)的形式燒錄執(zhí)行。4、信號完整性電路參數(shù)的一項特征便是在越高的頻率中，會產生越大的插損?，F(xiàn)在Serdes通信有著越來越高的數(shù)據(jù)率，所以針對芯片封裝PCD走線處理、連接器等構建出來的信號完整性有非常強的敏感度。高速Serdes提出了非常嚴格的信號完整性要求面向PCB走線。例如：在選取PCB板材過程中，對于信號完整性的考慮要查看過孔的處理等相關內容。5、結語：總之，Serdes數(shù)據(jù)率在通信業(yè)務當中的應用需求與日俱增，在CMOS工藝的前提下，針對Serdes最高單通道數(shù)據(jù)率的實現(xiàn)已經非常理想，達到了128bit/s。從CMOS電路設計角度，鏈路信號完整性角度來說，進一步提升單通道數(shù)據(jù)率存在的困難越來越