邏輯電路的分析和設計

邏輯電路的分析和設計第一頁，共八十一頁，編輯于2023年，星期二組合邏輯電路需要討論的兩個基本問題是“分析”(analysis)與“設計”(design)。所謂分析是已知邏輯電路，要求描述其工作特征或邏輯功能；所謂設計與“分析”相反，是對于確定的邏輯要求，要求用電路來實現(xiàn)它們?！霸O計”又稱為“綜合”(synthesis)。組合邏輯電路的定義（definition）如果一個邏輯電路在任何時刻產(chǎn)生的穩(wěn)定輸出值僅僅取決于該時刻各輸入值的組合，而與過去的輸入值無關,則稱該電路為“組合邏輯電路”。組合邏輯電路的上述特點是相對于“時序邏輯電路”而言的。第二頁，共八十一頁，編輯于2023年，星期二簡單的邏輯門電路實現(xiàn)“與”、“或”、“非”三種基本運算的門電路稱為簡單門電路。FAB&(a)FAB1(b)FA1(c)邏輯門(LogicGates)電路的邏輯符號(symbol)第三頁，共八十一頁，編輯于2023年，星期二一、“與”門(and)有兩個或兩個以上的輸入端、一個輸出端。上圖(a)的邏輯表達式為

F=A·BFAB&

二、“或”門(or)有兩個或兩個以上的輸入端，一個輸出端。上圖(b)的邏輯表達式為

F=A+BFAB1

三、“非”門(not)

只有一個輸入端,一個輸出端。如右圖的邏輯表達式為AF1第四頁，共八十一頁，編輯于2023年，星期二復合(Combinational)邏輯門電路復合門在邏輯功能上是簡單邏輯門的組合，實際性能上有所提高。常用的復合門有“與非門”，“或非門”、“與或非門”和“異或門”等。FAB1(b)FAB&(a)FA1&BCD(c)FA=1(d)B邏輯門電路的邏輯符號第五頁，共八十一頁，編輯于2023年，星期二二、“或非門”(NOR)“或非門”也是一種通用邏輯門。FAB1(b)一、“與非門”(NAND)使用“與非門”可以實現(xiàn)“與”、“或”、“非”3種基本運算，并可構成任何邏輯電路，故稱為通用邏輯門。(a)&FAB第六頁，共八十一頁，編輯于2023年，星期二FA=1(d)BFA=1(e)B“同或門”(ExclusiveNor)(XNOR)運算用符號表示，邏輯表達式為：“異或”運算是一種特殊的邏輯運算,用符號表示，邏輯表達式為：四、“異或門”(ExclusiveOr)(XOR)三、“與或非門”(And-Or-Invert)(AOI)"與或非"門也是一種通用門。FA1&BCD(c)第七頁，共八十一頁，編輯于2023年，星期二邏輯門電路有不同的表示符號，這些僅僅是習慣性差異!小提示AND與OR或NOT非

&

≥1

1O第八頁，共八十一頁，編輯于2023年，星期二邏輯門電路有不同的表示符號，這些僅僅是習慣性差異!小提示NAND(NotAnd)與非NOR(NotOr)或非AND-OR-Invert(AOI)與或非沒有專門形式，但是可以構造

&

≥1&≥1第九頁，共八十一頁，編輯于2023年，星期二邏輯門電路有不同的表示符號，這些僅僅是習慣性差異!小提示XOR(ExclusiveOr)異或XNOR(ExclusiveNor)同或相同之處：取非都是加1個圈。自己畫圖時可以任選一套符號，但是要求能夠認識所有符號。屬于不同套的符號最好不要混用。

=1

=1第十頁，共八十一頁，編輯于2023年，星期二邏輯函數(shù)的電路實現(xiàn)函數(shù)的表現(xiàn)形式和實際的邏輯電路之間有著對應關系。而實際邏輯電路大量使用“與非門”、“或非門”、“與或非門”等。所以，必須對一般的函數(shù)表達式作適當?shù)男问睫D換。第十一頁，共八十一頁，編輯于2023年，星期二用“與非門”實現(xiàn)邏輯函數(shù)第一步求出函數(shù)的最簡“與-或”表達式。第二步將其變換成“與非-與非”表達式。第三步畫出函數(shù)表達式對應的邏輯電路圖。邏輯函數(shù)的電路實現(xiàn)!小提示所謂“與或式”也就是先“與”后“或”，也就是積之和，也就是SOP。與或式=積之和=SOP=SumOfProducts第十二頁，共八十一頁，編輯于2023年，星期二邏輯函數(shù)的電路實現(xiàn)？想一想思考：怎樣將“與-或式”變?yōu)椤芭c非-與非”式？做法是：加上兩層非，即取非兩次第十三頁，共八十一頁，編輯于2023年，星期二例：用“與非門”實現(xiàn)邏輯函數(shù)

F(A,B,C,D)=ABC+ABC+BCD+BC解：第一步:0001111000011110ABCD1111111F=AB+BC+BD第二步：F=AB·BC·BD第十四頁，共八十一頁，編輯于2023年，星期二第三步：

該電路是一個兩級(TwoLevels)“與非”電路。

如不限制級數(shù)，該電路可進一步簡化。F=AB+BC+BD=B(A+C+D)=B·ACD=B·ACDAFBC&&&BCD&F1&A&DCB第十五頁，共八十一頁，編輯于2023年，星期二用“或非門”實現(xiàn)邏輯函數(shù)第一步求出函數(shù)的最簡“或-與”表達式。第二步將其變換成“或非-或非”表達式。第三步畫出函數(shù)表達式對應的邏輯電路圖。邏輯函數(shù)的電路實現(xiàn)!小提示所謂“或與式”也就是先“或”后“與”，也就是和之積，也就是POS?；蚺c式=和之積=POS=ProductOfSums第十六頁，共八十一頁，編輯于2023年，星期二邏輯函數(shù)的電路實現(xiàn)？想一想思考：怎樣將“或-與式”變?yōu)椤盎蚍?或非”式？做法是：加上兩層非，即取非兩次第十七頁，共八十一頁，編輯于2023年，星期二例：用“或非門”實現(xiàn)邏輯電路。F(A,B,C,D)=CD+ACD+ABD+ACD解：第一步:F=(A+C)(A+D)0001111000011110ABCD0000000011111111第十八頁，共八十一頁，編輯于2023年，星期二第二步：F=(A+C)(A+D)=(A+C)+(A+D)第三步：F1AC1AD1第十九頁，共八十一頁，編輯于2023年，星期二用“與或非門”實現(xiàn)邏輯函數(shù)第一步求出其反函數(shù)的最簡“與-或”表達式。第二步將上式兩邊取反，變成“與-或-非”表達式。第三步畫出函數(shù)表達式對應的邏輯電路圖。邏輯函數(shù)的電路實現(xiàn)!小提示求反函數(shù)的“與或式”可以先在卡諾圖中變換0、1得到反函數(shù)的卡諾圖，然后再化簡。第二十頁，共八十一頁，編輯于2023年，星期二例：用“與或非門”實現(xiàn)邏輯電路。F(A,B,C,D)=m(1,3,4,5,6,7,12,14)解：第一步:F(A,B,C,D)=AD+BD0001111000011110ABCD0000000011111111F的卡諾圖0001111000011110ABCD1111111100000000F非的卡諾圖第二十一頁，共八十一頁，編輯于2023年，星期二第二步：F(A,B,C,D)=AD+BDFA1&BDD第三步：第二十二頁，共八十一頁，編輯于2023年，星期二用“異或門”實現(xiàn)邏輯函數(shù)第一步求出函數(shù)的最簡形式。第二步將其變換成“異或”表達式。第三步畫出函數(shù)表達式對應的邏輯電路圖。例：用“異或門”實現(xiàn)邏輯電路：F(A,B,C,D)=m(1,2,4,7,8,11,13,14)解：第一步:0001111000011110ABCD0000000011111111

由卡諾圖可知該邏輯函數(shù)已不能化簡。邏輯函數(shù)的電路實現(xiàn)第二十三頁，共八十一頁，編輯于2023年，星期二第二步：F=ABCD+ABCD+ABCD+ABCD+ABCD+ABCD+ABCD+ABCD=AB(CD+CD)+AB(CD+CD)+AB(CD+CD)+AB(CD+CD)=(CD+CD)(AB+AB)+(CD+CD)(AB+AB)=(AB)(CD)+(AB)(CD)=(AB)(CD)+(AB)(CD)=(AB)(CD)=ABCD第三步：FA=1B=1=1CD第二十四頁，共八十一頁，編輯于2023年，星期二0001111000011110ABCD0000000011111111!小提示可以用“異或門”實現(xiàn)的電路，其卡諾圖在形式上具有0-1相間的形式，如右所示。第二十五頁，共八十一頁，編輯于2023年，星期二*總結要得到“與非-與非式”，對“與或式”取非非；要得到“或非-或非式”，對“或與式”取非非；要得到“與或非式”，對反函數(shù)的“與或式”取非；異或式的卡諾圖具有0-1相間的形式。第二十六頁，共八十一頁，編輯于2023年，星期二分析的任務：根據(jù)給定的組合電路，寫出邏輯函數(shù)表達式，并以此來描述它的邏輯功能，確定輸入與輸出的關系，必要時對其設計的合理性進行評定。分析的一般步驟：第一步：寫出給定組合電路的邏輯函數(shù)表達式；第二步：化簡邏輯函數(shù)表達式；第三步：根據(jù)化簡的結果列出真值表；第四步：功能評述。組合邏輯電路的分析第二十七頁，共八十一頁，編輯于2023年，星期二解：化簡：1ACBACFP1P2P3P4B&&&&例1：分析下圖給定的組合電路。&1ACB1F第二十八頁，共八十一頁，編輯于2023年，星期二列出真值表功能評述由真值可知,當A、B、C取相同值時,F為1,否則F為0。所以該電路是一個“一致性判定電路”。ABC F000 1001 0010 0011 0100 0101 0110 0111 1第二十九頁，共八十一頁，編輯于2023年，星期二例2：分析下圖給定的組合電路。=1ACBACFP2P3P4B&&&P1P5P6BC111解：一：寫出邏輯表達式P1=A+BP2=A+CP3=BCP4=B+CP5=P1P2=(A+B)(A+C)P6=P3P4=(BC)(B+C)F=P5P6=(A+B)(A+C)(BC)(B+C)第三十頁，共八十一頁，編輯于2023年，星期二二：化簡F=(A+B)(A+C)(BC)(B+C)=(A+B)(A+C)(BC+BC)(B+C)=(AB+A+C)(BC+BC)(B+C)=(B+A+C)(BC+BC)(B+C)=(BC+BC)(B+C)=BC+BC=BCABC F000 0001 1010 1011 0100 0101 1110 1111 0三：列出邏輯函數(shù)的真值表四：邏輯問題評述等效邏輯電路略。第三十一頁，共八十一頁，編輯于2023年，星期二設計任務：根據(jù)給定要求的文字描述或邏輯函數(shù)，在特定條件下，找出用最少的邏輯門來實現(xiàn)給定邏輯功能的方案，并畫出邏輯電路圖。設計的一般步驟：第一步：根據(jù)邏輯要求建立真值表；第二步：根據(jù)真值表寫出邏輯函數(shù)的"最小項之和"表達式；第三步：化簡并轉換為適當?shù)男问?；第四步：根?jù)表達式畫出邏輯電路圖；組合邏輯電路的設計第三十二頁，共八十一頁，編輯于2023年，星期二例1：假設有兩整數(shù)，每個都由兩位二進制數(shù)組成用X=x1x2,Y=y1y2表示，要求用“與非門”設計一個判別X>Y的邏輯電路。解：第一步建立真值表x1y1x2y2F0dd00101110111第二步寫出邏輯表達式，這是一種值得推薦的表示法。F(x1,y1,x2,y2)=X1y1+x1y1x2y2+x1y1x2y2單輸出組合電路設計上式成立是因為所有最小項之和為1第三十三頁，共八十一頁，編輯于2023年，星期二例1：假設有兩整數(shù)，每個都由兩位二進制數(shù)組成用X=x1x2,Y=y1y2表示，要求用“與非門”設計一個判別X>Y的邏輯電路。解：x1y1x2y2F0dd00101110111第三步根據(jù)卡諾圖化簡x1y10001111000011110x2y20001000110010110F(x1,y1,x2,y2)=x1y1+y1x2y2+x1x2y2單輸出組合電路設計第三十四頁，共八十一頁，編輯于2023年，星期二第四步畫出邏輯電路圖F(x1,y1,x2,y2)=x1y1+y1x2y2+x1x2y2F(x1,y1,x2,y2)=x1y1·y1x2y2·x1x2y2x1Fx1&&&x2y1&???y2第三十五頁，共八十一頁，編輯于2023年，星期二例2：用與非門設計一個三變量“多數(shù)表決電路”。解：第一步：建立真值表；

輸入即表達者,共有3個,分別用A、B、C表示,并設“同意”為1，“反對”為0。

輸出即決議是否通過,用F表示,并設“通過”為1,“否決”為0。ABC F000 0001 0010 0011 1100 0101 1110 1111 1第三十六頁，共八十一頁，編輯于2023年，星期二第二步：寫出"最小項之和"表達式；第三步：化簡并轉換成適當形式；第四步：畫出邏輯圖。10001111001ABC111&ACBF&&&F(A,B,C)=m(3,5,6,7)F(A,B,C)=AB+AC+BC=AB+AC+BC=ABACBC第三十七頁，共八十一頁，編輯于2023年，星期二例3：用與非門設計一位數(shù)制范圍指示器，十進制數(shù)用8421BCD碼表示，當輸入大于4時，電路輸出為1，否則為0。解：第一步建立真值表0000000100100011010001010110011110001001101010111100110111101111ABCDF0000011111dddddd8421BCD碼只利用了十種組合，還冗余六種組合。第三十八頁，共八十一頁，編輯于2023年，星期二0001111000011110ABCDdd11001dd10001dd第二步寫出邏輯表達式第三步化簡F(A,B,C,D)=m(5,6,7,8,9)+d(10,11,12,13,14,15)F(A,B,C,D)=A+BD+BC第三十九頁，共八十一頁，編輯于2023年，星期二第四步畫出邏輯電路圖AFB1&&C&?DF(A,B,C,D)=A+BD+BC=A·BD·BC第四十頁，共八十一頁，編輯于2023年，星期二例4：設計一個四位二進制碼的奇偶發(fā)生器。采用偶校驗原則。解：第一步建立真值表0000000100100011010001010110011110001001101010111100110111101111B8B4B2B1P0110100110010110

奇偶位發(fā)生器四位二進制碼用B8、B4、B2、B1表示，輸出的奇偶位用P表示，真值表如右。第四十一頁，共八十一頁，編輯于2023年，星期二0001111000011110B8B4B2B10000000011111111第二步寫出邏輯表達式第三步化簡P(B8,B4,B2,B1)=m(1,2,4,7,8,11,13,14)P(B8,B4,B2,B1)=B8B4B2B1第四十二頁，共八十一頁，編輯于2023年，星期二第四步畫出邏輯電路圖PB8=1B4=1=1B2B1第四十三頁，共八十一頁，編輯于2023年，星期二課堂練習設計一個血型配對指示器。輸血時供血者和受血者的血型相配情況如下：(1)同一血型之間可以相互輸血；(2)AB型受血者可以接受任何血型的輸入；(3)O型輸血者可以給任何血型的受血者輸血。要求當受血者血型與供血者血型符合要求的時候，綠指示燈亮，否則紅指示燈亮。第四十四頁，共八十一頁，編輯于2023年，星期二多輸出組合電路設計特點是：（1）在實際使用中更加常見（2）類似于“多目標優(yōu)化”，每一個個體的局部最優(yōu)，不一定導致整體最優(yōu)。（3）常見的辦法是“尋找公共項”，“利用公共項”第四十五頁，共八十一頁，編輯于2023年，星期二例1：設計一個一位半加器解：第一步：建立真值表

要完成一位“被加數(shù)”與“加數(shù)”兩者相加，要產(chǎn)生“本位和”及向高位的“進位”，因此該電路有2個輸入，2個輸出。

設“被加數(shù)”，“加數(shù)”分別為A和B；“本位和”與向高位的“進位”分別為SH和CH。多輸出組合電路設計第四十六頁，共八十一頁，編輯于2023年，星期二A

B

SHCH

00 0 001 1 010 1 011 0 1第二步：寫出"最小項之"表達式；SH=AB+ABCH=AB第四十七頁，共八十一頁，編輯于2023年，星期二第三步：化簡:00010101ABCH01100101ABSH由卡諾圖可知，已最簡。第四步：畫出電路圖假設只提供原變量，而不提供反變量，用與非門實現(xiàn)該電路?！盁o反變量輸入”是一個高級話題，感興趣的同學課后自己研究。第四十八頁，共八十一頁，編輯于2023年，星期二1)SH=AB+AB=AB2)SH=AB+ABCH=ABCH=AB1BSHA&&CH&???&?BSHA=11CH?&?ABSCCOΣ=AB+BB+AB+AA=A(A+B)+B(A+B)=A·AB·B·AB邏輯符號:第四十九頁，共八十一頁，編輯于2023年，星期二例2：設計一個一位全加器

要完成一位“被加數(shù)”與“加數(shù)”及低位送來的“進位”三者相加，產(chǎn)生“本位和”及向高位的“進位”，因此該電路有3個輸入，2個輸出。

設“被加數(shù)”，“加數(shù)”和低位來的“進位”分別為Ai,Bi,Ci-1,“本位和”與向高位的“進位”分別為Si,Ci.第五十頁，共八十一頁，編輯于2023年，星期二AiBiCi-1

Si Ci

000 0 0001 1 0010 1 0011 0 1100 1 0101 0 1110 0 1111 1 1第五十一頁，共八十一頁，編輯于2023年，星期二第二步：寫出"最小項之"表達式；Si=m(1,2,4,7)Ci=m(3,5,6,7)第三步：化簡并轉換成適當形式；10001111001AiBiCi-1111SiAiBi10001111001111CiCi-1第五十二頁，共八十一頁，編輯于2023年，星期二如果用“與非”門來實現(xiàn)，則需要9個“與非”門，3個“非”門，數(shù)量較多。若采用其它門電路，可將輸出函數(shù)表達式作適當轉換。第五十三頁，共八十一頁，編輯于2023年，星期二第四步：畫出電路圖SiCi&&&=1=1AiCi-1Bi第五十四頁，共八十一頁，編輯于2023年，星期二用半加器實現(xiàn):第五十五頁，共八十一頁，編輯于2023年，星期二Ci-1AiBiSiCiCOΣCi-1SiCiCOΣAiBiCOΣ1用半加器實現(xiàn)的電路圖:邏輯符號:第五十六頁，共八十一頁，編輯于2023年，星期二例3：用“與非”門設計一個將8421BCD碼轉換成余三碼的代碼轉換電路。解：第一步：建立真值表0000000100100011010001010110011110001001101010111100110111101111B8B4B2B1WXYZ0000011111dddddd1010101010dddddd1001100110dddddd0111100001dddddd第五十七頁，共八十一頁，編輯于2023年，星期二第二步：寫出函數(shù)表達式；W(A,B,C,D)=Σm(5,6,7,8,9)+Σd(10,11,12,13,14,15)X(A,B,C,D)=Σm(1,2,3,4,9)+Σd(10,11,12,13,14,15)Y(A,B,C,D)=Σm(0,3,4,7,8)+Σd(10,11,12,13,14,15)Z(A,B,C,D)=Σm(0,2,4,6,8)+Σd(10,11,12,13,14,15)第三步：化簡并轉換成適當形式；W=A+BC+BDX=BC+BD+BCDY=CD+CDZ=D0001111000011110ABCDddWWXXYYZWZddWYXXZXYZWYZddCDCD第五十八頁，共八十一頁，編輯于2023年，星期二用與非門實現(xiàn)要轉換成與非-與非表達式：W=A+BC+BD=A·BC·BDX=BC+BD+BCD=BC·BD·BCDY=CD+CD=CD·CDZ=D第四步：畫出電路圖&CX&&&BDW&&&&ZY&&DCBA第五十九頁，共八十一頁，編輯于2023年，星期二多組輸出邏輯電路設計的另類問題設計多輸出函數(shù)的組合邏輯電路時，如果只是孤立地求出各輸出函數(shù)的最簡表達式，然后畫出相應邏輯電路圖并將其拼在一起，通常不能保證邏輯電路整體最簡。因為各輸出函數(shù)之間往往存在相互聯(lián)系，具有某些共同的部分，因此，應該將它們當作一個整體考慮，而不應該將其截然分開。這類電路達到最簡的關鍵是在函數(shù)化簡時找出各輸出函數(shù)的公用項，使之在邏輯電路中實現(xiàn)對邏輯門的共享，從而達到電路整體結構最簡。第六十頁，共八十一頁，編輯于2023年，星期二舉例F1(A,B,C,D)=Σm(0,2,4,7,8,10,13,15)F2(A,B,C,D)=Σm(0,1,2,5,6,7,8,10)F3(A,B,C,D)=Σm(2,3,4,7)11111111111111111111第六十一頁，共八十一頁，編輯于2023年，星期二對比(輸入數(shù)目)1111111111111111111111111111111111111111可看出,當犧牲單個的最優(yōu)化設計時,可以得到整體的更優(yōu)效果拾伍玖拾叁拾柒玖陸第六十二頁，共八十一頁，編輯于2023年，星期二多組輸出邏輯電路設計的另類問題對于多組輸出的組合邏輯電路，作整體考慮時，未必就能準確地找到全局的最優(yōu)解，對此，還沒有非常行之有效的方法。這是一個數(shù)學問題。但是，盡管如此，并不意味著我們在電路設計的時候可以放棄尋求整體優(yōu)化的努力。第六十三頁，共八十一頁，編輯于2023年，星期二一般來說，時延對數(shù)字系統(tǒng)是有害的，它會降低系統(tǒng)的工作的速度，還會產(chǎn)生競爭冒險現(xiàn)象。換句話說，在此之前我們討論的邏輯電路的分析和設計都是在“理想狀態(tài)”下進行的。實際上，電信號從任意一點經(jīng)過任意路徑到達另一點都需要一定時間，我們稱之為時間延遲或簡稱時延，時延的大小一般在納秒級。組合電路的冒險(hazard)一般來說，冒險可以分為邏輯冒險(LogicHazard)和功能冒險(FunctionHazard)。第六十四頁，共八十一頁，編輯于2023年，星期二例如：“與非”門的時延ABt1t1+tpdt2t2+tpdF邏輯電路的傳輸時延（延遲）(propagationdelay)第六十五頁，共八十一頁，編輯于2023年，星期二邏輯冒險(logichazard)1，“傳輸延遲”本身就會導致邏輯冒險由邏輯門電路的傳輸延遲導致的冒險稱為邏輯冒險。BY1Y2F1B第六十六頁，共八十一頁，編輯于2023年，星期二1&BCAF&&dgeG1G2G3G4AFdegtpd21多個信號經(jīng)不同路徑到達某一點有時間差，稱為競爭。由競爭引起的邏輯冒險2，競爭更是導致邏輯冒險的主要成因第六十七頁，共八十一頁，編輯于2023年，星期二電路在時間“1”和“2”出現(xiàn)了競爭，并且輸出F在時間“2”出現(xiàn)了短時的錯誤，即產(chǎn)生了(邏輯)冒險，通常把不產(chǎn)生冒險的競爭稱為非臨界競爭，而把產(chǎn)生冒險的競爭稱為臨界競爭。在上述例子中，A從0變?yōu)?時，可以稱為非臨界競爭。!小提示第六十八頁，共八十一頁，編輯于2023年，星期二邏輯冒險的分類按輸入變化前后輸出是否相等而分為靜