數(shù)字電子技術(shù)第三章自做

數(shù)字電子技術(shù)第三章自做第一頁，共一百一十七頁，編輯于2023年，星期三主要內(nèi)容及學(xué)習(xí)要求1.熟練掌握小規(guī)模組合電路的分析方法和設(shè)計(jì)方法。2.掌握編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)值比較器、加法器等常用中規(guī)模組合邏輯集成器件的基本邏輯功能、實(shí)現(xiàn)原理及應(yīng)用方法。熟練掌握利用譯碼器和數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)的方法。3.了解競(jìng)爭(zhēng)冒險(xiǎn)的成因及克服方法。第二頁，共一百一十七頁，編輯于2023年，星期三

3.1組合邏輯電路的分析與設(shè)計(jì)方法

對(duì)于組合邏輯電路，要討論兩個(gè)基本問題:組合邏輯電路輸入輸出之間的邏輯關(guān)系電路分析:電路設(shè)計(jì):實(shí)際問題實(shí)際邏輯電路第三頁，共一百一十七頁，編輯于2023年，星期三3.1.1組合邏輯電路的分析方法1．組合邏輯電路的特點(diǎn)功能上無記憶：現(xiàn)時(shí)的輸出僅取決于現(xiàn)時(shí)的輸入結(jié)構(gòu)上無反饋：電路中只有從輸入到輸出的正向通路，無回路。

組合邏輯電路的一般框圖：

Li=f(A1,A2,…,An)(i=1,2,…,m)第四頁，共一百一十七頁，編輯于2023年，星期三2．組合邏輯電路的分析步驟

1)、由邏輯圖寫出各輸出端的邏輯表達(dá)式；2)、化簡(jiǎn)和變換邏輯表達(dá)式；3)、列出真值表；4)、根據(jù)真值表或邏輯表達(dá)式，經(jīng)分析最后確定其功能。第五頁，共一百一十七頁，編輯于2023年，星期三例3-1分析如圖所示邏輯電路的功能。為了寫表達(dá)式方便，借助中間變量P。1).由邏輯圖逐級(jí)寫出邏輯表達(dá)式解：第六頁，共一百一十七頁，編輯于2023年，星期三4).確定邏輯功能：輸入變量A、B、C三個(gè)變量不一致時(shí)，電路輸出為“1”，所以這個(gè)電路稱為“不一致電路”。2).化簡(jiǎn)與變換3).列寫真值表。

01111110111011101001110010100000CBA第七頁，共一百一十七頁，編輯于2023年，星期三

2．組合邏輯電路的設(shè)計(jì)方法“最小化”電路不一定是“最佳化”電路，必須從經(jīng)濟(jì)指標(biāo)和速度、功耗等多個(gè)指標(biāo)綜合考慮，才能設(shè)計(jì)出最佳電路。工程上的最佳設(shè)計(jì)，通常需要用多個(gè)指標(biāo)去衡量，主要考慮的問題有以下幾個(gè)方面：①所用的邏輯器件數(shù)目最少，器件的種類最少，且器件之間的連線最簡(jiǎn)單。這樣的電路稱“最小化”電路。②滿足速度要求，應(yīng)使級(jí)數(shù)盡量少，以減少門電路的延遲。③功耗小，工作穩(wěn)定可靠。第八頁，共一百一十七頁，編輯于2023年，星期三1）、根據(jù)對(duì)電路邏輯功能的要求，列出真值表；2）、由真值表寫出邏輯表達(dá)式；3）、化簡(jiǎn)和變換邏輯表達(dá)式；(代數(shù)法和卡諾圖法)4）、畫出邏輯圖。組合邏輯電路的設(shè)計(jì)步驟第九頁，共一百一十七頁，編輯于2023年，星期三例3.1.2設(shè)計(jì)一個(gè)三人表決電路，結(jié)果按“少數(shù)服從多數(shù)”的原則決定。1).由設(shè)計(jì)要求建立該邏輯函數(shù)的真值表設(shè)：三人的意見為變量A、B、C，

同意為邏輯“1”；不同意為邏輯“0”。表決結(jié)果為函數(shù)L：通過為邏輯“1”；沒通過為邏輯“0”。列出真值表如右表所示。11101000111011101001110010100000CBA解：2).由真值表寫出邏輯表達(dá)式：該邏輯式不是最簡(jiǎn)。

第十頁，共一百一十七頁，編輯于2023年，星期三3）化簡(jiǎn)。卡諾圖法。邏輯函數(shù)對(duì)應(yīng)卡諾圖，如圖所示。最簡(jiǎn)與—或表達(dá)式：

4）畫出邏輯圖如圖3-4，3-5所示。圖3-3卡諾圖如果要求用與非門實(shí)現(xiàn)該邏輯電路，就應(yīng)將表達(dá)式轉(zhuǎn)換成與非—與非表達(dá)式：第十一頁，共一百一十七頁，編輯于2023年，星期三例3.1.3：設(shè)計(jì)一個(gè)電話機(jī)信號(hào)控制電路。電路有I0（火警）、I1（盜警）和I2（日常業(yè)務(wù)）三種輸入信號(hào)，通過排隊(duì)電路分別從L0、L1、L2輸出，在同一時(shí)間只能有一個(gè)信號(hào)通過。如果同時(shí)有兩個(gè)以上信號(hào)出現(xiàn)時(shí)，應(yīng)首先接通火警信號(hào)，其次為盜警信號(hào)，最后是日常業(yè)務(wù)信號(hào)。試按照上述輕重緩急設(shè)計(jì)該信號(hào)控制電路。要求用集成門電路7400（每片含4個(gè)2輸入端與非門）實(shí)現(xiàn)。

第十二頁，共一百一十七頁，編輯于2023年，星期三解：1）列真值表：輸入：有信號(hào)“1”；沒有“0”。輸出：允許通過“1”；不允許“0”。2）由真值表寫出邏輯表達(dá)式：輸入輸出I0

I1

I2L0

L1

L2

0001××01×001000100010001第十三頁，共一百一十七頁，編輯于2023年，星期三3）化簡(jiǎn)。根據(jù)要求，將上式轉(zhuǎn)換為與非表達(dá)式：4）畫出邏輯圖如圖3-6所示，可用兩片集成與非門7400來實(shí)現(xiàn)。

第十四頁，共一百一十七頁，編輯于2023年，星期三例3-4：設(shè)計(jì)一個(gè)將余3碼變換成8421BCD碼的組合邏輯電路。解：

1）根據(jù)題目要求，列出真值表如表3-4所示。輸入（余3碼）輸出（8421碼）A3

A2

A1

A0L3

L2

L1

L000110100010101100111100010011010101111000000000100100011010001010110011110001001表3-4余3碼變換成8421BCD碼的真值表

第十五頁，共一百一十七頁，編輯于2023年，星期三2）化簡(jiǎn)。4輸出變量卡諾圖，如圖所示。注意余3碼中有6個(gè)無關(guān)項(xiàng)，應(yīng)充分利用，使其邏輯函數(shù)盡量簡(jiǎn)單。第十六頁，共一百一十七頁，編輯于2023年，星期三輸入（余3碼）輸出（8421碼）A3

A2

A1

A0L1

00110100010101100111100010011010101111000011001100第十七頁，共一百一十七頁，編輯于2023年，星期三第十八頁，共一百一十七頁，編輯于2023年，星期三化簡(jiǎn)后得到的邏輯表達(dá)式為：第十九頁，共一百一十七頁，編輯于2023年，星期三圖3-8余3碼變換成8421BCD碼的邏輯圖3）由邏輯表達(dá)式畫出邏輯圖如圖3-8所示。第二十頁，共一百一十七頁，編輯于2023年，星期三組合邏輯電路的分析步驟

1)、由邏輯圖寫出各輸出端的邏輯表達(dá)式；2)、化簡(jiǎn)和變換邏輯表達(dá)式；3)、列出真值表；4)、根據(jù)真值表或邏輯表達(dá)式，經(jīng)分析最后確定其功能。第二十一頁，共一百一十七頁，編輯于2023年，星期三1）、根據(jù)對(duì)電路邏輯功能的要求，列出真值表；2）、由真值表寫出邏輯表達(dá)式；3）、對(duì)邏輯表達(dá)式進(jìn)行化簡(jiǎn)和變換；(代數(shù)法和卡諾圖法)4）、畫出邏輯圖。組合邏輯電路的設(shè)計(jì)步驟第二十二頁，共一百一十七頁，編輯于2023年，星期三

【例】用門電路設(shè)計(jì)一個(gè)將8421BCD碼轉(zhuǎn)換為余3碼的變換電路。解：1）分析題意，列真值表。

該電路輸入為8421BCD碼，輸出為余3碼，因此它是一個(gè)四輸入、四輸出的碼制變換電路，其框圖如上圖所示。根據(jù)兩種BCD碼的編碼關(guān)系，列出真值表，如下表所示。由于8421BCD碼不會(huì)出現(xiàn)1010~1111這六種狀態(tài)，因此把它視為無關(guān)項(xiàng)。

第二十三頁，共一百一十七頁，編輯于2023年，星期三真值表ABCDE3E2E1E000000001001000110100010101100111100010011010101111001101111011110011010001010110011110001001101010111100××××××××××××××××××××××××第二十四頁，共一百一十七頁，編輯于2023年，星期三2）選擇器件，寫出輸出函數(shù)表達(dá)式。該電路的化簡(jiǎn)過程如圖(b)所示，首先得出最簡(jiǎn)與或式，然后進(jìn)行函數(shù)式變換。變換時(shí)一方面應(yīng)盡量利用公共項(xiàng)以減少門的數(shù)量，另一方面減少門的級(jí)數(shù)，以減少傳輸延遲時(shí)間，因而得到輸出函數(shù)式為第二十五頁，共一百一十七頁，編輯于2023年，星期三第二十六頁，共一百一十七頁，編輯于2023年，星期三3）畫邏輯電路。第二十七頁，共一百一十七頁，編輯于2023年，星期三

3.2編碼器3.2.1編碼器的基本概念及工作原理用文字、符號(hào)或數(shù)碼表示特定對(duì)象的過程稱為編碼。在數(shù)字電路中用二進(jìn)制代碼表示有關(guān)的信號(hào)稱為二進(jìn)制編碼。實(shí)現(xiàn)編碼操作的電路就是編碼器。按照被編碼信號(hào)的不同特點(diǎn)和要求，有二進(jìn)制編碼器、二—十進(jìn)制編碼器、優(yōu)先編碼器之分。

第二十八頁，共一百一十七頁，編輯于2023年，星期三輸入輸出

S9

S8

S7

S6

S5

S4S3

S2S1S0

A

B

C

D

GS111111111111111111101111111101111111101111111101111111101111111101111111101111111101111111101111111101111111110000000001000110010100111010010101101101011111000110011鍵控8421BCD碼編碼器真值表例3-5：鍵控8421BCD碼編碼器。第二十九頁，共一百一十七頁，編輯于2023年，星期三由真值表寫出邏輯表達(dá)式：畫出邏輯圖，如圖所示。第三十頁，共一百一十七頁，編輯于2023年，星期三

代表輸入的十個(gè)十進(jìn)制數(shù)符號(hào)0～9，低電平有效.即某一按鍵按下，對(duì)應(yīng)的輸入信號(hào)為0。輸出對(duì)應(yīng)的8421碼4個(gè)輸出端GS為控制使能標(biāo)志，當(dāng)按下S0～S9任意一個(gè)鍵時(shí)，GS=1，表示有信號(hào)輸入；當(dāng)S0～S9均沒按下時(shí)，GS=0，表示沒有信號(hào)輸入，此時(shí)的輸出代碼0000為無效代碼

第三十一頁，共一百一十七頁，編輯于2023年，星期三3.2.2二進(jìn)制編碼器

用n位二進(jìn)制代碼對(duì)N=2n個(gè)一般信號(hào)進(jìn)行編碼的電路，叫做二進(jìn)制編碼器。例如n=3，可以對(duì)8個(gè)一般信號(hào)進(jìn)行編碼。這種編碼器有一個(gè)特點(diǎn)：任何時(shí)刻只允許輸入一個(gè)有效信號(hào)，不允許同時(shí)出現(xiàn)兩個(gè)或兩個(gè)以上的有效信號(hào)，因而其輸入是一組有約束(互相排斥)的變量?，F(xiàn)以三位二進(jìn)制編碼器為例，分析編碼器的工作原理。其功能真值表見表3-6，輸入為高電平有效。

第三十二頁，共一百一十七頁，編輯于2023年，星期三表3-6編碼器真值表輸入輸出

I0

I1

I2

I3I4

I5I6I7A2

A1

A01000000001000000001000000001000000001000000001000000001000000001000001010011100101110111由真值表寫出各輸出的邏輯表達(dá)式為：

第三十三頁，共一百一十七頁，編輯于2023年，星期三由真值表寫出各輸出的邏輯表達(dá)式為：

用門電路實(shí)現(xiàn)邏輯電路，如圖3-12所示。圖3-123位二進(jìn)制編碼器第三十四頁，共一百一十七頁，編輯于2023年，星期三圖用或門實(shí)現(xiàn)的三位二進(jìn)制編碼器第三十五頁，共一百一十七頁，編輯于2023年，星期三

優(yōu)先編碼器——允許同時(shí)輸入兩個(gè)以上的編碼信號(hào)，編碼器給所有的輸入信號(hào)規(guī)定了優(yōu)先順序，當(dāng)多個(gè)輸入信號(hào)同時(shí)出現(xiàn)時(shí)，只對(duì)其中優(yōu)先級(jí)最高的一個(gè)進(jìn)行編碼。優(yōu)先編碼器常用于優(yōu)先中斷系統(tǒng)和鍵盤編碼。3.2.3優(yōu)先編碼器

74148是一種常用的8線-3線優(yōu)先編碼器。其真值表如表3-7所示，其中I0～I(xiàn)7為編碼輸入端，低電平有效。A0～A2為編碼輸出端，也為低電平有效，即反碼輸出。其他功能：（1）EI為使能輸入端，低電平有效。（2）優(yōu)先順序?yàn)镮7→I0，即I7的優(yōu)先級(jí)最高，然后是I6、I5、…、I0。（3）GS為編碼器的工作標(biāo)志，低電平有效。（4）EO為使能輸出端，高電平有效。第三十六頁，共一百一十七頁，編輯于2023年，星期三表3-774148優(yōu)先編碼器真值表

輸入輸出EI

I0

I1

I2

I3I4

I5I6I7A2

A1

A0

GS

EO1××××××××0111111110×××××××00××××××010×××××0110××××01110×××011110××0111110×011111100111111111111111100000100101010010110110001101011100111101使能輸入端低電平有效使能輸出端高電平有效編碼器的工作標(biāo)志，低電平有效第三十七頁，共一百一十七頁，編輯于2023年，星期三其邏輯圖如圖3-11所示。

圖3-1174148優(yōu)先編碼器的邏輯圖第三十八頁，共一百一十七頁，編輯于2023年，星期三1．編碼器的擴(kuò)展集成編碼器的輸入輸出端的數(shù)目都是一定的，利用編碼器的輸入\輸出使能端EI\EO和優(yōu)先編碼工作標(biāo)志GS，可以擴(kuò)展編碼器的輸入輸出端。3.2.4編碼器的應(yīng)用第三十九頁，共一百一十七頁，編輯于2023年，星期三圖3-12串行擴(kuò)展實(shí)現(xiàn)的16線—4線優(yōu)先編碼器片1的EO作為電路總的輸出使能端；片2的EI作為電路總的輸入使能端，在本電路中接0，處于允許編碼狀態(tài)。片2的EO接片1的輸入使能端EI，控制片1工作。兩片的工作標(biāo)志GS相與，作為總的工作標(biāo)志GS端。當(dāng)片2沒有信號(hào)輸入，即X8～X15全為1時(shí)，GS2=1（即Y3=1），EO2=0（即EI1=0），片1處于允許編碼狀態(tài)。設(shè)此時(shí)X5=0，則片1的輸出為A2A1A0=010，由于片2輸出A2A1A0=111，所以總輸出Y3Y2Y1Y0=1010。當(dāng)片2有信號(hào)輸入，EO2=1（即EI1=1），片1處于禁止編碼狀態(tài)。設(shè)此時(shí)X12=0（即片2I4=0），則片2的輸出為A2A1A0=011，且GS2=0。由于片1輸出A2A1A0=111，所以總輸出Y3Y2Y1Y0=0011第四十頁，共一百一十七頁，編輯于2023年，星期三電路的工作原理為：

當(dāng)片2沒有信號(hào)輸入，即X8～X15全為1時(shí)，GS2=1（即Y3=1），EO2=0（即EI1=0），片1處于允許編碼狀態(tài)。設(shè)此時(shí)X5=0，則片1的輸出為A2A1A0=010，由于片2輸出A2A1A0=111，所以總輸出Y3Y2Y1Y0=1010。當(dāng)片2有信號(hào)輸入，EO2=1（即EI1=1），片1處于禁止編碼狀態(tài)。設(shè)此時(shí)X12=0（即片2I4=0），則片2的輸出為A2A1A0=011，且GS2=0。由于片1輸出A2A1A0=111，所以總輸出Y3Y2Y1Y0=0011。第四十一頁，共一百一十七頁，編輯于2023年，星期三2．8421BCD編碼器

圖3-1574148組成8421BCD編碼器

當(dāng)I9、I8無輸入（即I9、I8均為高電平）時(shí)，與非門G4的輸出Y3=0，同時(shí)使EI=0，允許74148工作，對(duì)輸入I0～I(xiàn)7進(jìn)行編碼。如I5=0，則A2A1A0=010，經(jīng)門G1、G2、G3處理后，Y2Y1Y0=101，所以總輸出Y3Y2Y1Y0=0101。這正好是5的8421BCD碼。

當(dāng)I9或I8有輸入（低電平）時(shí)，與非門G4的輸出Y3=1，同時(shí)使EI=1，禁止74148工作，使A2A1A0=111。如果此時(shí)I9=0，總輸出Y3Y2Y1Y0=1001。如果I8=0，總輸出Y3Y2Y1Y0=1000。正好是9和8的8421BCD碼。第四十二頁，共一百一十七頁，編輯于2023年，星期三3.3.1譯碼器的基本概念及工作原理

3.3譯碼器譯碼器——將輸入的某個(gè)二進(jìn)制代碼轉(zhuǎn)換成特定的高低電平信號(hào)。全譯碼器——假設(shè)譯碼器有n個(gè)輸入信號(hào)和N個(gè)輸出信號(hào)，如果N=2n，就稱為全譯碼器。常見的全譯碼器有：2—4線譯碼器、3—8線譯碼器、4—16線譯碼器等。部分譯碼器——如果N＜2n，稱為部分譯碼器，如二一十進(jìn)制譯碼器（也稱作4線—10線譯碼器）等。第四十三頁，共一百一十七頁，編輯于2023年，星期三輸入輸出EI

A

BY0

Y1

Y2

Y31××00000101001111110111101111011110表3-82線—4線譯碼器功能表A、B為地址輸入端，A為高位，低電平有效使能端狀態(tài)信號(hào)輸出端，低電平有效由表3-8可寫出各輸出函數(shù)表達(dá)式：

第四十四頁，共一百一十七頁，編輯于2023年，星期三由表3-8可寫出各輸出函數(shù)表達(dá)式：

用門電路實(shí)現(xiàn)2線—4線譯碼器的邏輯電路如圖3-14所示。

圖3-142線—4線譯碼器邏輯圖第四十五頁，共一百一十七頁，編輯于2023年，星期三注意：可以看出，當(dāng)EI=0時(shí)，2—4譯碼器的輸出函數(shù)分別為：如果用表示i端的輸出，mi表示輸入地址變量A、B的一個(gè)最小項(xiàng)，則輸出函數(shù)可寫成結(jié)論：譯碼器的每一個(gè)輸出函數(shù)對(duì)應(yīng)輸入變量的一組取值，當(dāng)使能端有效(EI=0)時(shí)，它正好是輸入變量最小項(xiàng)的非。因此變量譯碼器也稱為最小項(xiàng)發(fā)生器。第四十六頁，共一百一十七頁，編輯于2023年，星期三3.3.2集成譯碼器圖3-1574138集成譯碼器邏輯圖輸入端輸出端使能輸入端第四十七頁，共一百一十七頁，編輯于2023年，星期三表3-93線—8線譯碼器74138功能表

輸入輸出G1

G2A

G2BA2

A1

A0Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7×1×××10××100100100100100100100100×××××××××0000010100111001011101111111111111111111111111110111111110111111110111111110111111110111111110111111110111111110第四十八頁，共一百一十七頁，編輯于2023年，星期三如果用表示i端的輸出，則輸出函數(shù)為

可見，當(dāng)使能端有效(E=1)時(shí)，每個(gè)輸出函數(shù)也正好等于輸入變量最小項(xiàng)的非。二進(jìn)制譯碼器的應(yīng)用很廣，典型的應(yīng)用有以下幾種：①實(shí)現(xiàn)存儲(chǔ)系統(tǒng)的地址譯碼；②實(shí)現(xiàn)邏輯函數(shù)；③帶使能端的譯碼器可用作數(shù)據(jù)分配器或脈沖分配器。第四十九頁，共一百一十七頁，編輯于2023年，星期三3.3.3譯碼器的應(yīng)用1．譯碼器的擴(kuò)展

圖3-16兩片74138擴(kuò)展為4線—16線譯碼器利用譯碼器的使能端擴(kuò)展譯碼器的容量第五十頁，共一百一十七頁，編輯于2023年，星期三其工作原理為：當(dāng)E＝1時(shí)，兩個(gè)譯碼器都禁止工作，輸出全1；當(dāng)E＝0時(shí)，譯碼器工作。如果A3=0，高位片禁止，低位片工作，輸出Y0～Y7由輸入二進(jìn)制代碼A2A1A0決定；如果A3=1，低位片禁止，高位片工作，輸出Y8～Y15由輸入二進(jìn)制代碼A2A1A0決定。從而實(shí)現(xiàn)了4線—16線譯碼器功能。圖3-16兩片74138擴(kuò)展為4線—16線譯碼器第五十一頁，共一百一十七頁，編輯于2023年，星期三2．實(shí)現(xiàn)組合邏輯電路

由于譯碼器的每個(gè)輸出端分別與一個(gè)最小項(xiàng)相對(duì)應(yīng)，因此輔以適當(dāng)?shù)拈T電路，便可實(shí)現(xiàn)任何組合邏輯函數(shù)。第五十二頁，共一百一十七頁，編輯于2023年，星期三例3.3.1試用譯碼器和門電路實(shí)現(xiàn)邏輯函數(shù)解：1).將邏輯函數(shù)轉(zhuǎn)換成最小項(xiàng)表達(dá)式，再轉(zhuǎn)換成與非—與非形式。2)該函數(shù)有三個(gè)變量，所以選用3線—8線譯碼器74138。用一片74138加一個(gè)與非門就可實(shí)現(xiàn)邏輯函數(shù)L，邏輯圖如圖3-17所示。因?yàn)樽g碼器輸出每一項(xiàng)為最小項(xiàng)的非第五十三頁，共一百一十七頁，編輯于2023年，星期三例3.3.2某組合邏輯電路的真值表如表3-10所示，試用譯碼器和門電路設(shè)計(jì)該邏輯電路。輸入輸出A

B

CL

F

G000001010011100101110111001100101010101010011100解：（1）寫出各輸出的最小項(xiàng)表達(dá)式，再轉(zhuǎn)換成與非—與非形式。

第五十四頁，共一百一十七頁，編輯于2023年，星期三（2）選用3線—8線譯碼器74138。設(shè)A=A2、B=A1、C=A0。將L、F、G的邏輯表達(dá)式與74138的輸出表達(dá)式相比較，有：可見，用譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù)時(shí)，優(yōu)點(diǎn)更明顯。第五十五頁，共一百一十七頁，編輯于2023年，星期三3．構(gòu)成數(shù)據(jù)分配器

數(shù)據(jù)分配器——將一路輸入數(shù)據(jù)根據(jù)地址選擇碼分配給多路數(shù)據(jù)輸出中的某一路輸出。它的作用與圖3-19所示的單刀多擲開關(guān)相似。由于譯碼器和數(shù)據(jù)分配器的功能非常接近，所以譯碼器一個(gè)很重要的應(yīng)用就是構(gòu)成數(shù)據(jù)分配器。圖3-19第五十六頁，共一百一十七頁，編輯于2023年，星期三例3.3.3用譯碼器設(shè)計(jì)一個(gè)“1線-8線”數(shù)據(jù)分配器。解：可用唯一地址譯碼器實(shí)現(xiàn)。用74138作為數(shù)據(jù)分配器的邏輯原理圖如圖3-20所示。將接低電平，作為使能端，和作為選擇通道地址輸入，作為數(shù)據(jù)輸入。例如，當(dāng)，時(shí)，由74138的功能表（表3-9）可得

而其余輸出端均為高電平。因此，當(dāng)?shù)刂窌r(shí)，只有輸出端得到與輸入相同的數(shù)據(jù)波形。如果我們將作為數(shù)據(jù)輸入，那么結(jié)果將如何哪？74138譯碼器作為數(shù)據(jù)分配器的功能表如表3-11所示。

第五十七頁，共一百一十七頁，編輯于2023年，星期三選擇通道地址輸入思考：如果我們將作為數(shù)據(jù)輸入，那么結(jié)果將如何哪？例3.3.3用譯碼器設(shè)計(jì)一個(gè)“1線-8線”數(shù)據(jù)分配器。第五十八頁，共一百一十七頁，編輯于2023年，星期三表3-11數(shù)據(jù)分配器功能表

地址選擇信號(hào)輸出A2

A1

A0000001010011100101110111D=D0D=D1D=D2D=D3D=D4D=D5D=D6D=D7第五十九頁，共一百一十七頁，編輯于2023年，星期三3.3.4數(shù)字顯示譯碼器

數(shù)字顯示器——能夠顯示數(shù)字、字母或符號(hào)的器件。數(shù)字顯示譯碼器——能把數(shù)字量翻譯成數(shù)字顯示器所能識(shí)別的信號(hào)的譯碼器。常用的數(shù)字顯示器有多種類型。按顯示方式分，有字型重疊式、點(diǎn)陣式、分段式等。按發(fā)光物質(zhì)分，有半導(dǎo)體顯示器，又稱發(fā)光二極管(LED)顯示器、熒光顯示器、液晶顯示器、氣體放電管顯示器等。目前應(yīng)用最廣泛的是由發(fā)光二極管構(gòu)成的七段數(shù)字顯示器。第六十頁，共一百一十七頁，編輯于2023年，星期三1．七段數(shù)字顯示器原理（a）顯示器（b）段組合圖圖3-21七段數(shù)字顯示器及發(fā)光段組合圖第六十一頁，共一百一十七頁，編輯于2023年，星期三按內(nèi)部連接方式不同，七段數(shù)字顯示器分為共陰極和共陽極兩種。如圖3-22所示。

（a）共陽極接法（b）共陰極接法圖3-22半導(dǎo)體數(shù)字顯示器的內(nèi)部接法半導(dǎo)體顯示器的優(yōu)點(diǎn)是工作電壓較低（1.5～3V）、體積小、壽命長(zhǎng)、亮度高、響應(yīng)速度快、工作可靠性高。缺點(diǎn)是工作電流大，每個(gè)字段的工作電流約為10mA左右。第六十二頁，共一百一十七頁，編輯于2023年，星期三2．七段顯示譯碼器7448

七段顯示譯碼器7448是一種與共陰極數(shù)字顯示器配合使用的集成譯碼器，如圖3-23所示，它的功能是將輸入的4位二進(jìn)制代碼轉(zhuǎn)換成顯示器所需要的七個(gè)段信號(hào)a～g。圖3-23七段顯示譯碼器7448譯碼輸出端試燈輸入端滅零輸入端特殊控制端第六十三頁，共一百一十七頁，編輯于2023年，星期三功能（輸入）輸入輸入/輸出輸出顯示字形LT

RBIA3

A2

A1

A0BI/RBOa

b

c

d

e

f

g0123456789101112131415滅燈滅零試燈111×1×1×1×1×1×1×1×1×1×1×1×1×1×1×××100×0000000100100011010001010110011110001001101010111100110111101111××××0000××××11111111111111110011111110011000011011011111001011001110110110011111111000011111111110011000110100110010100011100101100011110000000000000000000001111111正常譯碼顯示。LT=1，BI/RBO=1時(shí)，對(duì)輸入為十進(jìn)制數(shù)l～15的二進(jìn)制碼（0001～1111）進(jìn)行譯碼，產(chǎn)生對(duì)應(yīng)的七段顯示碼。當(dāng)輸入RBI=0，而輸入為0的二進(jìn)制碼0000時(shí)，則譯碼器的a～g輸出全0，使顯示器全滅；只有當(dāng)RBI=1時(shí)，才產(chǎn)生0的七段顯示碼。所以RBI稱為滅零輸入端。當(dāng)LT=0時(shí)，無論輸入怎樣，a～g輸出全1，數(shù)碼管七段全亮。由此可以檢測(cè)顯示器七個(gè)發(fā)光段的好壞。LT稱為試燈輸入端。第六十四頁，共一百一十七頁，編輯于2023年，星期三其功能為：（1）正常譯碼顯示。LT=1，BI/RBO=1時(shí)，對(duì)輸入為十進(jìn)制數(shù)l～15的二進(jìn)制碼（0001～1111）進(jìn)行譯碼，產(chǎn)生對(duì)應(yīng)的七段顯示碼。（2）滅零。當(dāng)輸入RBI=0，而輸入為0的二進(jìn)制碼0000時(shí)，則譯碼器的a～g輸出全0，使顯示器全滅；只有當(dāng)RBI=1時(shí)，才產(chǎn)生0的七段顯示碼。所以RBI稱為滅零輸入端。（3）試燈。當(dāng)LT=0時(shí)，無論輸入怎樣，a～g輸出全1，數(shù)碼管七段全亮。由此可以檢測(cè)顯示器七個(gè)發(fā)光段的好壞。LT稱為試燈輸入端。（4）特殊控制端BI/RBO。BI/RBO可以作輸入端，也可以作輸出端。第六十五頁，共一百一十七頁，編輯于2023年，星期三作輸入使用時(shí)，如果BI=0時(shí)，不管其他輸入端為何值，a～g均輸出0，顯示器全滅。因此BI稱為滅燈輸入端。作輸出端使用時(shí)，受控于RBI。當(dāng)RBI=0，輸入為0的二進(jìn)制碼0000時(shí)，RBO=0，用以指示該片正處于滅零狀態(tài)。所以，RBO又稱為滅零輸出端。將BI/RBO和RBI配合使用，可以實(shí)現(xiàn)多位數(shù)顯示時(shí)的“無效0消隱”功能。在多位十進(jìn)制數(shù)碼顯示時(shí)，整數(shù)前和小數(shù)后的0是無意義的，稱為“無效0”。在圖3-24所示的多位數(shù)碼顯示系統(tǒng)中，就可將無效0滅掉。第六十六頁，共一百一十七頁，編輯于2023年，星期三圖3-24多位數(shù)碼顯示系統(tǒng)從圖中可見，由于整數(shù)部分7448除最高位的RBI接0、最低位的RBI接1外，其余各位的RBI均接受高位的RBO輸出信號(hào)。所以整數(shù)部分只有在高位是0，而且被熄滅時(shí)，低位才有滅零輸入信號(hào)。同理，小數(shù)部分除最高位的RBI接1、最低位的RBI接0外，其余各位均接受低位的RBO輸出信號(hào)。所以小數(shù)部分只有在低位是0、而且被熄滅時(shí)，高位才有滅零輸入信號(hào)。從而實(shí)現(xiàn)了多位十進(jìn)制數(shù)碼顯示器的“無效0消隱”功能。第六十七頁，共一百一十七頁，編輯于2023年，星期三3.4數(shù)據(jù)選擇器3.4.1數(shù)據(jù)選擇器的基本概念及工作原理

數(shù)據(jù)選擇器——根據(jù)地址選擇碼從多路輸入數(shù)據(jù)中選擇一路，送到輸出。它的作用與圖3-25所示的單刀多擲開關(guān)相似。

圖3-25數(shù)據(jù)選擇器示意圖

第六十八頁，共一百一十七頁，編輯于2023年，星期三四選一數(shù)據(jù)選擇器的功能表

輸入輸出GA1

A0D3

D2

D1

D0Y1××××××0000×××0×××1D001××0×××1×D110×0×××1××D2110×××1×××D3第六十九頁，共一百一十七頁，編輯于2023年，星期三根據(jù)功能表，可寫出輸出邏輯表達(dá)式由邏輯表達(dá)式畫出邏輯圖如圖3-26所示。

圖3-264選1數(shù)據(jù)選擇器的邏輯圖第七十頁，共一百一十七頁，編輯于2023年，星期三（a）邏輯圖（b）引腳圖圖3-2774151數(shù)據(jù)選擇器3.4.2集成數(shù)據(jù)選擇器74151

數(shù)據(jù)輸入端地址輸入端使能輸入端第七十一頁，共一百一十七頁，編輯于2023年，星期三表3-1474151的功能表

輸入輸出使能地址選擇YGA2A1A0100000000×××0000010100111001011101110D0D1D2D3D4D5D6D7第七十二頁，共一百一十七頁，編輯于2023年，星期三3.4.3數(shù)據(jù)選擇器的應(yīng)用

1．?dāng)?shù)據(jù)選擇器的通道擴(kuò)展

作為一種集成器件，最大規(guī)模的數(shù)據(jù)選擇器是16選1。如果需要更大規(guī)模的數(shù)據(jù)選擇器，可進(jìn)行通道擴(kuò)展。用兩片74151和3個(gè)門電路組成的16選1的數(shù)據(jù)選擇器電路如圖3-28所示。第七十三頁，共一百一十七頁，編輯于2023年，星期三圖3-28用兩片74151組成的16選1數(shù)據(jù)選擇器的邏輯圖第七十四頁，共一百一十七頁，編輯于2023年，星期三2．實(shí)現(xiàn)組合邏輯函數(shù)1）當(dāng)邏輯函數(shù)的變量數(shù)l等于數(shù)據(jù)選擇器的地址輸入端數(shù)n時(shí)例3.4.1試用8選1數(shù)據(jù)選擇器74151實(shí)現(xiàn)邏輯函數(shù)解：①將邏輯函數(shù)轉(zhuǎn)換成最小項(xiàng)表達(dá)式，作出邏輯函數(shù)L的真值表如表3-15所示。②將輸入變量接至數(shù)據(jù)選擇器的地址輸入端，即A=A2，B=A1，C=A0。輸出變量接至數(shù)據(jù)選擇器的輸出端，即L=Y。將邏輯函數(shù)L的最小項(xiàng)表達(dá)式與74151的功能表相比較，顯然，L式中出現(xiàn)的最小項(xiàng)，對(duì)應(yīng)的數(shù)據(jù)輸入端應(yīng)接1，L式中沒出現(xiàn)的最小項(xiàng)，對(duì)應(yīng)的數(shù)據(jù)輸入端應(yīng)接0。即D3=D5=D6=D7=1；D0=D1=D2=D4=0。注意用譯碼器也實(shí)現(xiàn)同樣功能對(duì)比數(shù)據(jù)選擇器的函數(shù)式就可以知道第七十五頁，共一百一十七頁，編輯于2023年，星期三表3-15L的真值表

圖3-29例3.4.1邏輯圖A

B

CL00000101001110010111011100010111注意地址高低位對(duì)應(yīng)當(dāng)邏輯函數(shù)的變量數(shù)l小于數(shù)據(jù)選擇器的地址輸入端數(shù)n時(shí),怎么做？第七十六頁，共一百一十七頁，編輯于2023年，星期三2)l＞n的情況

當(dāng)邏輯函數(shù)的變量數(shù)l大于數(shù)據(jù)選擇器的地址輸入端數(shù)n時(shí)，不能采用上面所述的簡(jiǎn)單方法。如果從l個(gè)輸入變量中選擇n個(gè)直接作為地址輸入，那么，多余的(l-n)個(gè)變量就要反映到數(shù)據(jù)選擇器的數(shù)據(jù)輸入Di端，即Di是多余輸入變量的函數(shù)，簡(jiǎn)稱余函數(shù)。因此設(shè)計(jì)的關(guān)鍵是如何求出函數(shù)Di。確定余函數(shù)Di可以采用代數(shù)法或降維K圖法。第七十七頁，共一百一十七頁，編輯于2023年，星期三【例】試用4選1數(shù)據(jù)選擇器實(shí)現(xiàn)三變量函數(shù)：解：①首先選擇地址輸入，令A(yù)1A0=AB，則多余輸入變量為C，余函數(shù)Di=f(c)。②確定余函數(shù)Di。用代數(shù)法將F的表達(dá)式變換為與Y相應(yīng)的形式：將F與Y對(duì)照可得第七十八頁，共一百一十七頁，編輯于2023年，星期三將F與Y對(duì)照可得圖4–23例4-7之邏輯圖第七十九頁，共一百一十七頁，編輯于2023年，星期三3.數(shù)據(jù)選擇器的其他應(yīng)用數(shù)據(jù)選擇器的應(yīng)用很廣，典型應(yīng)用還有以下幾個(gè)方面：1）在數(shù)據(jù)傳輸時(shí)實(shí)現(xiàn)并—串轉(zhuǎn)換。2）產(chǎn)生序列信號(hào)。3）作數(shù)據(jù)選擇，以實(shí)現(xiàn)多路信號(hào)分時(shí)傳送。第八十頁，共一百一十七頁，編輯于2023年，星期三11011001+舉例：A=1101,B=1001,計(jì)算A+B0110100113.5加法器

第八十一頁，共一百一十七頁，編輯于2023年，星期三加法運(yùn)算的基本規(guī)則：（1）逢二進(jìn)一。（2）最低位是兩個(gè)數(shù)最低位的相加，不需考慮進(jìn)位。（3）其余各位都是三個(gè)數(shù)相加，包括加數(shù)、被加數(shù)和低位來的進(jìn)位。（4）任何位相加都產(chǎn)生兩個(gè)結(jié)果：本位和向高位的進(jìn)位。第八十二頁，共一百一十七頁，編輯于2023年，星期三3.5.1加法器的基本概念及工作原理

半加器和全加器是算術(shù)運(yùn)算電路中的基本單元，它們是完成1位二進(jìn)制數(shù)相加的一種組合邏輯電路。1．半加器半加運(yùn)算不考慮從低位來的進(jìn)位器輸入輸出被加數(shù)A加數(shù)B和數(shù)S進(jìn)位數(shù)C0001101100101001表3-16半加器的真值表

只考慮了兩個(gè)加數(shù)本身，而沒有考慮由低位來的進(jìn)位，第八十三頁，共一百一十七頁，編輯于2023年，星期三由真值表可直接寫出輸出邏輯函數(shù)表達(dá)式圖3-30由異或門和與門組成的半加器邏輯圖第八十四頁，共一百一十七頁，編輯于2023年，星期三如果想用與非門組成半加器，則將上式用代數(shù)法變換成與非形式：

圖3-31與非門組成的半加器圖3-32半加器的符號(hào)邏輯圖第八十五頁，共一百一十七頁，編輯于2023年，星期三2．全加器

相加過程中，既考慮加數(shù)、被加數(shù),又考慮低位的進(jìn)位位。輸入輸出AiBiCi-1SiCi0000010100111001011101110010100110010111Ai：被加數(shù)；Bi：加數(shù)；Ci-1：相鄰低位的進(jìn)位；Si：本位和；Ci：向相鄰高位的進(jìn)位。第八十六頁，共一百一十七頁，編輯于2023年，星期三由真值表直接寫出Si和Ci的輸出邏輯函數(shù)表達(dá)式，再經(jīng)代數(shù)法化簡(jiǎn)和轉(zhuǎn)換得：

輸入輸出AiBiCi-1SiCi0000010100111001011101110010100110010111第八十七頁，共一百一十七頁，編輯于2023年，星期三邏輯電路如圖3-33（a）所示。圖3-33（b）所示為全加器的代表符號(hào)。

第八十八頁，共一百一十七頁，編輯于2023年，星期三圖3-344位串行進(jìn)位加法器要進(jìn)行多位數(shù)相加，最簡(jiǎn)單的方法是將多個(gè)全加器進(jìn)行級(jí)聯(lián)，稱為串行進(jìn)位加法器。兩個(gè)4位相加數(shù)A3A2A1A0和B3B2B1B0的各位同時(shí)送到相應(yīng)全加器的輸入端進(jìn)位數(shù)串行傳送全加器的個(gè)數(shù)等于相加數(shù)的位數(shù)最低位全加器的Ci-1端應(yīng)接03.5.2多位數(shù)加法器第八十九頁，共一百一十七頁，編輯于2023年，星期三串行進(jìn)位加法器的優(yōu)缺點(diǎn)：優(yōu)點(diǎn)是電路比較簡(jiǎn)單缺點(diǎn)是速度比較慢。因?yàn)檫M(jìn)位信號(hào)是串行傳遞，圖3-34中最后一位的進(jìn)位輸出C3要經(jīng)過四位全加器傳遞之后才能形成。如果位數(shù)增加，傳輸延遲時(shí)間將更長(zhǎng)，工作速度更慢。

第九十頁，共一百一十七頁，編輯于2023年，星期三3.5.3快速進(jìn)位集成4位加法器74283

74283是一種典型的快速進(jìn)位的集成加法器。首先介紹快速進(jìn)位的概念及實(shí)現(xiàn)快速進(jìn)位的思路。重新寫出全加器Si和Ci的輸出邏輯表達(dá)式：（3-8）（3-9）

第九十一頁，共一百一十七頁，編輯于2023年，星期三考察進(jìn)位信號(hào)Ci的表達(dá)式，可見：當(dāng)Ai=Bi=1時(shí)，AiBi=1，得Ci=1，即產(chǎn)生進(jìn)位。所以定義Gi=AiBi，Gi稱為產(chǎn)生變量。當(dāng)，則AiBi=0，得Ci=Ci-1，即低位的進(jìn)位信號(hào)能傳送到高位的進(jìn)位輸出端。所以定義，Pi稱為傳輸變量。將Gi和Pi代入式（3-8）和式（3-9），得：

（3-10）（3-11）

Gi和Pi都只與被加數(shù)Ai和加數(shù)Bi有關(guān)，而與進(jìn)位信號(hào)無關(guān)。第九十二頁，共一百一十七頁，編輯于2023年，星期三由式（3-11）得各位進(jìn)位信號(hào)的邏輯表達(dá)式如下：

（3-12a）

（3-12b）

（3-12c）（3-12d）由式（3-12）可以看出：各位的進(jìn)位信號(hào)都只與Gi、Pi和C-1有關(guān)，而C-1是向最低位的進(jìn)位信號(hào)，其值為0，所以各位的進(jìn)位信號(hào)都只與被加數(shù)Ai和加數(shù)Bi有關(guān)，它們是可以并行產(chǎn)生的，從而可實(shí)現(xiàn)快速進(jìn)位。第九十三頁，共一百一十七頁，編輯于2023年，星期三（b）引腳圖圖3-35集成4位加法器74283（a）邏輯圖

第九十四頁，共一百一十七頁，編輯于2023年，星期三

【例】試采用四位加法器完成余3碼到8421BCD碼的轉(zhuǎn)換。

解：因?yàn)閷?duì)于同樣一個(gè)十進(jìn)制數(shù)，余3碼比相應(yīng)的8421BCD碼多3，因此要實(shí)現(xiàn)余3碼到8421BCD碼的轉(zhuǎn)換，只需從余3碼減去(0011)即可。由于0011各位變反后成為1100（反碼），再加1，即為1101（補(bǔ)碼），因此，減(0011)同加(1101)等效。所以，在四位加法器的A3~A0接上余3碼的四位代碼，B3、B2、B1、B0上接固定代碼1101，就能實(shí)現(xiàn)轉(zhuǎn)換，其邏輯電路如圖4-36所示。利用加法器還可以實(shí)現(xiàn)8421BCD碼相加。第九十五頁，共一百一十七頁，編輯于2023年，星期三圖全加器構(gòu)成的余3碼到8421BCD碼的轉(zhuǎn)換第九十六頁，共一百一十七頁，編輯于2023年，星期三

【例】用四位加法器構(gòu)成一位8421BCD碼加法器。解：兩個(gè)用BCD碼表示的數(shù)字相加，并以BCD碼給出其和的電路稱為BCD碼加法器。兩個(gè)一位十進(jìn)制數(shù)相加，若考慮低位的進(jìn)位，其和應(yīng)為0~19。8421BCD碼加法器的輸入、輸出都應(yīng)用8421BCD碼表示，而四位二進(jìn)制加法器是按二進(jìn)制數(shù)進(jìn)行運(yùn)算的，因此必須將輸出的二進(jìn)制數(shù)(和數(shù))進(jìn)行等值變換。表4-17列出了與十進(jìn)制數(shù)0~19相應(yīng)的二進(jìn)制數(shù)及8421BCD碼。從表中看出，當(dāng)和小于等于9時(shí)不需要修正，當(dāng)和大于9時(shí)需要加6(0110)修正，即當(dāng)和大于9時(shí)，二進(jìn)制和數(shù)加6(0110)才等于相應(yīng)的8421BCD碼。從表中還看出，當(dāng)和大于9時(shí)，D10=1，因此可以用D10來控制是否需要修正，即D10=1時(shí)，和加6，D10=0時(shí)則不加。第九十七頁，共一百一十七頁，編輯于2023年，星期三表十進(jìn)制數(shù)0~19與相應(yīng)的二進(jìn)制數(shù)及8421BCD碼

第九十八頁，共一百一十七頁，編輯于2023年，星期三D10可以據(jù)表求出：當(dāng)B4=1時(shí)，D10一定為1；當(dāng)B4=0，B3B2B1B0從1010到1111時(shí)，D10=1。故可求得下圖表示用2片四位二進(jìn)制全加器完成兩個(gè)一位8421BCD碼的加法運(yùn)算電路，第Ⅰ片完成二進(jìn)數(shù)相加的操作，第Ⅱ片完成和的修正操作。圖中，第一片輸出的二進(jìn)制數(shù)為C4、S3、S2、S1、S0，第二片完成和的修正操作，根據(jù)上式可求得8421BCD碼的進(jìn)位輸出為第九十九頁，共一百一十七頁，編輯于2023年，星期三圖4–37一位8421BCD碼加法器第一百頁，共一百一十七頁，編輯于2023年，星期三3.6組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)

實(shí)際上，在分析和設(shè)計(jì)組合邏輯輯電路時(shí)，由于延遲時(shí)間的存在，當(dāng)一個(gè)輸入信號(hào)經(jīng)過多條路徑傳送后又重新會(huì)合到某個(gè)門上，由于不同路徑上門的級(jí)數(shù)不同，或者門電路延遲時(shí)間的差異，導(dǎo)致到達(dá)會(huì)合點(diǎn)的時(shí)間有先有后，稱為競(jìng)爭(zhēng);從而產(chǎn)生瞬間的錯(cuò)誤輸出,稱為競(jìng)爭(zhēng)冒險(xiǎn)。第一百零一頁，共一百一十七頁，編輯于2023年，星期三1．產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的原因所示的電路中，邏輯表達(dá)式為，理想情況下，輸出應(yīng)恒等于0。但是由于G1門的延遲時(shí)間tpd，下降沿到達(dá)G2門的時(shí)間比A信號(hào)上升沿晚1tpd，因此，使G2輸出端出現(xiàn)了一個(gè)正向窄脈沖，如圖3-39（b）所示，通常稱之為“1冒險(xiǎn)”。

（a）邏輯圖（b）波形圖圖3-36產(chǎn)生1冒險(xiǎn)第一百零二頁，共一百一十七頁，編輯于2023年，星期三所示電路中，由于G1門的延遲時(shí)間tpd，會(huì)使G2輸出端出現(xiàn)了一個(gè)負(fù)向窄脈沖，如圖3-40（b）所示，通常稱之為“0冒險(xiǎn)”。

（a）邏輯圖（b）波形圖圖3-37產(chǎn)生0冒險(xiǎn)第一百零三頁，共一百一十七頁，編輯于2023年，星期三

“0冒險(xiǎn)”和“1冒險(xiǎn)”統(tǒng)稱冒險(xiǎn)，是一種干擾脈沖，人們形象地稱其為毛刺，有可能引起后級(jí)電路的錯(cuò)誤動(dòng)作。產(chǎn)生冒險(xiǎn)的原因是由于一個(gè)門（如G2）的兩個(gè)互補(bǔ)的輸入信號(hào)分別經(jīng)過兩條路徑傳輸，由于延遲時(shí)間不同，而到達(dá)的時(shí)間不同。這種現(xiàn)象稱為競(jìng)爭(zhēng)。第一百零四頁，共一百一