微機原理與匯編語言及接口技術05

第5章

微機總線5.1總線技術5.28086的引腳信號5.38086的總線時序5.4奔騰處理器引腳和時序5.5微機系統(tǒng)總線5.1總線技術微型計算機系統(tǒng)的總線結構以總線作為信息傳輸?shù)墓餐ǖ揽偩€結構的特點通過總線相互連接、實現(xiàn)數(shù)據(jù)傳輸組態(tài)靈活、易于擴展等廣泛應用的總線都實現(xiàn)了標準化便于在互連各個部件時遵循共同的總線標準5.1.1總線類型芯片總線〔ChipBus〕芯片級互連，大規(guī)模集成電路芯片內部，或系統(tǒng)中各種不同器件連接在一起的總線局部總線〔LocalBus〕，微處理器的引腳信號片內總線，大規(guī)模集成電路芯片內部連接內總線〔InternalBus〕模板級互連，主機內部功能單元〔模板〕間連接的總線板級總線、母板總線，或系統(tǒng)總線系統(tǒng)總線〔SystemBus〕是微機系統(tǒng)的主要總線內部總線從一條變?yōu)槎鄺l，形成多總線結構外總線〔ExternalBus〕設備級互連，微機與其外設或微機之間連接的總線過去，指通信總線現(xiàn)在，常延伸為外設總線示意圖微機總線層次結構返回5.1.2總線的數(shù)據(jù)傳輸主設備(Master)：控制總線完成數(shù)據(jù)傳輸從設備(Slave)：被動實現(xiàn)數(shù)據(jù)交換某一時刻，只能有一個主設備控制總線，其他設備此時可以作為從設備某一時刻，只能有一個設備向總線發(fā)送數(shù)據(jù)，但可以有多個設備從總線接收數(shù)據(jù)1.總線操作總線請求和仲裁〔Busrequest&Arbitration〕使用總線的主模塊提出申請總線仲裁機制確定把總線分配給請求模塊尋址〔Addressing〕主模塊發(fā)出將要訪問的從模塊地址信息以及有關命令，啟動從模塊數(shù)據(jù)傳送〔DataTransfer〕源模塊發(fā)出數(shù)據(jù)，經(jīng)數(shù)據(jù)總線傳送到目標模塊結束〔Ending〕數(shù)據(jù)、地址、狀態(tài)、命令信息均從總線上撤除，讓出總線2.總線仲裁總線仲裁：決定當前控制總線的主設備集中仲裁系統(tǒng)具有中央仲裁器〔控制器〕負責主模塊的總線請求和分配總線的使用分布仲裁各個主模塊都有自己的仲裁器和唯一的仲裁號主模塊請求總線時，發(fā)送其仲裁號比較各個主設備仲裁號決定3.同步方式同步時序總線操作過程由共用的總線時鐘信號控制適合速度相當?shù)钠骷ミB總線，否那么需要準備好信號讓快速器件等待慢速器件〔半同步〕處理器控制的總線時序采用同步時序異步時序總線操作需要握手聯(lián)絡〔應答〕信號控制傳輸?shù)拈_始伴隨有啟動〔選通或讀寫〕信號傳輸?shù)慕Y束有一個確認信號，進行應答操作周期可變、可以混合慢速和快速器件4.傳輸類型讀數(shù)據(jù)傳送：數(shù)據(jù)由從設備到主設備寫數(shù)據(jù)傳送：數(shù)據(jù)由主設備到從設備猝發(fā)傳送〔數(shù)據(jù)塊傳送〕給出起始地址，將固定塊長的數(shù)據(jù)一個接一個地從相鄰地址讀出或寫入寫后讀〔Read-After-Write〕先寫后讀同一個地址單元，適用于校驗讀修改寫〔Read-Modify-Write〕先讀后寫同一個地址單元，適用共享數(shù)據(jù)保護播送〔Broadcast〕一個主設備對多個從設備的寫入操作5.性能指標總線寬度總線能夠同時傳送的數(shù)據(jù)位數(shù)位數(shù)越多，一次能夠傳送的數(shù)據(jù)量越大總線頻率總線信號的時鐘頻率時鐘頻率越高，工作速度越快總線帶寬〔Bandwidth〕單位時間傳輸?shù)臄?shù)據(jù)量總線帶寬越大，總線性能越高總線帶寬總線帶寬＝總線傳輸速率＝吞吐率總線帶寬＝傳輸?shù)臄?shù)據(jù)量÷需要的時間常用單位每秒兆字節(jié)〔MB/s〕每秒兆位〔Mb/s〕或每秒位〔bps〕5MHz的8086微處理器16÷〔4×0.2×10-6〕bps＝20×106bps＝2.5MB/S66MHz的Pentium，根本非流水線總線周期64÷2×66×106bps＝264MB/S66MHz的Pentium，2-1-1-1猝發(fā)讀周期32÷5×66×106B/S＝422.4MB/S舉例1M＝1065.1.3總線信號和時序地址總線主控模塊〔如處理器〕的地址總線輸出從模塊〔如存儲器或I/O端口〕的地址總線輸入數(shù)據(jù)總線雙向傳輸，在主從模塊間傳送、交換數(shù)據(jù)信息控制總線有輸出也有輸入信號根本功能是控制存儲器及I/O讀寫操作還包括中斷與DMA控制、總線仲裁、數(shù)據(jù)傳輸握手聯(lián)絡等1.引腳信號信號的功能用英文單詞或英文縮寫表示引腳名稱信號的流向處理器輸出到外部，從外部輸入到處理器內部有效方式低電平、高電平有效，上升沿、下降沿有效高電平和低電平都有效三態(tài)能力高阻狀態(tài)放棄對引腳的控制其他設備控制該引腳示意圖引腳信號的功能示意返回2.總線時序總線時序〔Timing〕描述總線信號隨時間變化的規(guī)律以及總線信號間的相互關系采用時序圖形象化地表現(xiàn)時序指令周期一條指令從取指、譯碼到最終執(zhí)行完成的過程總線周期或機器周期伴隨有數(shù)據(jù)交換的總線操作T狀態(tài)處理器的根本工作節(jié)拍，對應時鐘周期5.28086的引腳信號處理器的外部特性表現(xiàn)在它的引腳信號上40個引腳12345678910111213141516171819204039383736353433323130292827262524232221

GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE*/S7MN/MX*RD*HOLD(RQ*/GT0*)HLDA(RQ1*/GT1*)WR*(LOCK*)M/IO*(S2*

)DT/R*(S1*

)DEN(S0

)ALEINTATEST*READYRESET80865.2.1地址/數(shù)據(jù)引腳AD15～AD0〔Address/Data〕地址/數(shù)據(jù)分時復用引腳，共16個引腳單向輸出地址總線，雙向數(shù)據(jù)總線，三態(tài)輸出A19/S6～A16/S3〔Address/Status〕地址/狀態(tài)分時復用引腳，4個三態(tài)輸出信號輸出高4位地址、狀態(tài)信號BHE*/S7〔ByteHighEnable/Status〕高字節(jié)允許/狀態(tài)分時復用引腳，三態(tài)輸出信號輸出低有效表示傳送高字節(jié)數(shù)據(jù)，狀態(tài)信號總線復用：同一引腳在不同時刻具有不同功能5.2.2讀寫控制信號8086處理器的引腳信號具有兩種工作模式面向小系統(tǒng)的最小組態(tài)模式：8086本身提供了系統(tǒng)所需要的全部控制信號組成較大系統(tǒng)的最大組態(tài)模式：8086需要配合其他芯片形成控制信號，但可以連接數(shù)值協(xié)處理器、I/O協(xié)處理器等構成多處理器系統(tǒng)兩種組態(tài)的不同只是反映在外部引腳上由一個引腳接高電平或低電平區(qū)別內部工作方式一樣1.根本讀寫引腳ALE〔AddressLatchEnable〕地址鎖存允許，三態(tài)、輸出、高電平有效有效時，表示復用引腳正在傳送地址信號M/IO*〔Memory/InputandOutput〕訪問存儲器或者I/O，三態(tài)、輸出、上下電平均有效高電平〔M〕，表示處理器訪問存儲器低電平時〔IO*〕，表示處理器訪問I/O端口WR*〔Write〕寫控制，三態(tài)、輸出、低電平有效有效時，表示處理器正將數(shù)據(jù)寫到存儲單元或I/O端口RD*〔Read〕讀控制，三態(tài)、輸出、低電平有效有效時，表示處理器正從存儲單元或I/O端口讀取數(shù)據(jù)2.根本總線操作存儲器讀〔MemoryRead〕處理器從存儲器讀取代碼或讀取操作數(shù)每條指令執(zhí)行前都需從主存取指以存儲單元為源操作數(shù)的指令在執(zhí)行時存儲器寫〔MemoryWrite〕處理器向存儲器寫入操作數(shù)以存儲單元為目的操作數(shù)的指令在執(zhí)行時I/O讀〔Input/OutputRead〕處理器從外設讀取操作數(shù)只有執(zhí)行輸入指令IN時才有I/O寫〔Input/OutputWrite〕處理器向外設寫出操作數(shù)只有執(zhí)行輸出指令OUT時才有組合表讀寫控制信號的組合返回總線操作M/IO*WR*RD*存儲器讀MEMR*高電平高電平低電平存儲器寫MEMW*高電平低電平高電平I/O讀IOR*低電平高電平低電平I/O寫IOW*低電平低電平高電平3.同步操作引腳同步操作讀寫操作要保證存儲器或外設與處理器速度一致否那么，慢速的I/O或存儲器發(fā)出一個信號讓快速的處理器等待READY就緒(準備好)輸入信號，高電平有效表示可以進行數(shù)據(jù)讀寫利用該信號無效請求處理器等待數(shù)據(jù)處理器在進行讀寫前檢測READY引腳5.2.3其他控制信號處理器必定具有地址總線數(shù)據(jù)總線根本讀寫控制信號還有中斷請求和響應信號總線請求和響應信號時鐘信號、復位信號電源Vcc地線GND1.中斷請求和響應引腳INTR〔InterruptRequest〕可屏蔽中斷請求，高電平有效的輸入信號有效時，表示中斷請求設備向處理器申請可屏蔽中斷中斷IF標志對該中斷請求進行屏蔽主要用于實現(xiàn)外設數(shù)據(jù)交換的中斷效勞INTA*〔InterruptAcknowledge〕可屏蔽中斷響應，低電平有效的輸出信號有效時，表示來自INTR引腳的中斷請求已被處理器響應NMI〔Non-MaskableInterrupt〕不可屏蔽中斷請求，上升沿有效的輸入信號有效時，表示外界向CPU申請不可屏蔽中斷中斷級別高于可屏蔽中斷請求INTR常用于處理系統(tǒng)發(fā)生故障等緊急情況下的中斷效勞2.總線請求和響應引腳HOLD總線請求，高電平有效的輸入信號有效時，表示其他總線主控設備申請使用總線HLDA〔HOLDAcknowledge〕總線響應，高電平有效的輸出信號有效時，表示處理器已響應總線請求總線釋放：地址總線、數(shù)據(jù)總線及具有三態(tài)輸出能力的控制總線呈現(xiàn)高阻狀態(tài)3.其他引腳RESET復位，高電平有效的輸入信號有效時，將迫使處理器回到其初始狀態(tài)8086復位后，存放器CS＝FFFFH，IP＝0000HCLK〔Clock〕時鐘輸入，頻率穩(wěn)定的數(shù)字信號處理器的根本操作節(jié)拍頻率的倒數(shù)是時鐘周期的時間長度5.38086的總線時序處理器以統(tǒng)一的時鐘信號為基準，控制其他信號跟隨時鐘相應改變，實現(xiàn)總線操作每個時鐘周期，進行不同的操作、處于不同的操作狀態(tài)〔State〕 T1T2T3T48086處理器的根本總線周期：4個時鐘周期4個根本總線周期讀總線周期：存儲器讀和I/O讀寫總線周期：存儲器寫和I/O寫5.3.1寫總線周期完成對存儲器或I/O端口的一次寫操作T1狀態(tài)輸出20位存儲器地址A19～A0M/IO*輸出高電平，表示存儲器操作或者M/IO*輸出低電平，表示I/O操作ALE輸出正脈沖，表示復用總線輸出地址T2狀態(tài)輸出控制信號WR*和數(shù)據(jù)D15～D0T3狀態(tài)檢測數(shù)據(jù)傳送是否能夠完成T4狀態(tài)完成數(shù)據(jù)傳送MOV

mem,imm/regOUT

DX/i8,AL/AX/EAX示意圖寫總線周期時序返回等待狀態(tài)處理器運行速度遠遠快于存儲器和I/O端口控制READY信號為低無效，不進入T4狀態(tài)，插入等待狀態(tài)TwTw狀態(tài)：引腳信號延續(xù)T3時的狀態(tài)一個Tw狀態(tài)的長度是一個時鐘周期在Tw的前沿，繼續(xù)對READY進行測試無效繼續(xù)插入Tw；有效時轉入T4狀態(tài)示意圖具有一個Tw的存儲器寫總線周期時序返回5.3.2讀總線周期完成對存儲器或I/O端口的一次讀操作T1狀態(tài)輸出20位存儲器地址A19～A0M/IO*輸出高電平，表示存儲器操作或者M/IO*輸出低電平，表示I/O操作ALE輸出正脈沖，表示復用總線輸出地址T2狀態(tài)輸出控制信號RD*，存儲器或I/O端口發(fā)送數(shù)據(jù)T3狀態(tài)和Tw狀態(tài)檢測數(shù)據(jù)傳送是否能夠完成T4狀態(tài)獲取數(shù)據(jù)，完成傳送MOVreg,memINAL/AX/EAX,DX/i8示意圖讀總線周期時序返回5.4奔騰處理器引腳和時序IA-32處理器具有多代、多款處理器產(chǎn)品80386DX封裝在一個132引腳芯片80486DX是一個168引腳的芯片Pentium具有237個引腳PentiumPro有387個引腳2000年的Pentium4更是到達了423個引腳處理器的主要引腳——數(shù)據(jù)總線、地址總線和讀寫控制總線——幾乎相同后續(xù)Pentium產(chǎn)品的引腳不直接面向用戶5.4.1引腳定義Pentium采用237引腳的PGA封裝主要是168個引腳數(shù)據(jù)信號地址信號讀寫控制信號……其他引腳為數(shù)不少電源正Vcc、電源負Vss〔地線〕未連接使用NC等引腳1.數(shù)據(jù)信號D63～D0〔Data〕64位雙向數(shù)據(jù)信號，通過存儲總線與主存連接外部設備采用32位數(shù)據(jù)信號DP7～DP0〔DataParity〕8個偶校驗位信號數(shù)據(jù)信號每8位〔1個字節(jié)〕有一個偶校驗位寫數(shù)據(jù)時，處理器生成偶校驗位輸出讀數(shù)據(jù)時，處理器檢查是否符合偶校驗校驗錯，校驗檢測PCHK*低有效不配置校驗位,使校驗允許PEN*高無效無分時復用2.地址信號A31～A3〔Address〕高29位地址信號BE7*～BE0*〔BankEnable〕8個字節(jié)允許信號，譯碼產(chǎn)生A0～A2用于表示讀寫字節(jié)、字、雙字或4字數(shù)據(jù)AP〔AddressParity〕地址輸出時，產(chǎn)生偶校驗位APCHK*〔AddressParityCheck〕地址輸入時，出現(xiàn)校驗錯，輸出有效3.讀寫控制信號ADS*〔AddressDataStrobe〕地址數(shù)據(jù)選通信號。低有效，指示總線周期開始M/IO*〔Memory/InputOutput〕存儲器或I/O操作信號D/C*〔Data/Control〕數(shù)據(jù)或控制信號為高，數(shù)據(jù)存取；為低讀取代碼、中斷響應等W/R*〔Write/Read〕寫或讀信號。寫入為高，讀取為低BRDY*〔BurstReady〕猝發(fā)準備好輸入信號用于在總線周期中插入等待狀態(tài)5.4.2總線周期根本非流水線總線周期由2個時鐘周期T1和T2組成T1周期：發(fā)出地址信號、控制信號等T2周期：進行數(shù)據(jù)傳送猝發(fā)傳送總線周期從連續(xù)的存儲單元中獲取數(shù)據(jù)在T1周期提供首個單元的地址接著4個T2周期讀取4個64位數(shù)據(jù)2-1-1-1猝發(fā)傳送：5個時鐘32字節(jié)數(shù)據(jù)傳輸示意圖Pentium的總線周期返回5.5微機系統(tǒng)總線微機上廣泛應用各種內、外總線標準S-100總線第一個標準化的微機總線美國MITS公司于1975年提出使用100根信號線，后成為IEEE696總線標準STD總線美國Pro-log公司于1978年推出面向工業(yè)控制領域的總線標準1987年STD被確定為IEEE961標準5.5.1PC機總線的開展16位PC機：單總線結構IBMPC機和IBMPC/XT機的IBMPC總線IBMPC/XT機的IBMAT總線，即ISA總線早期32位PC機與MCA總線競爭的EISA總線〔擴展ISA總線〕32位局部總線VESA當前32位PC機：多總線結構存儲總線系統(tǒng)總線：外設部件互連PCI、PCI-X顯示總線：圖形加速接口AGP、PCI-E外設接口：鍵盤接口、鼠標接口、并行打印機接口、串行通信接口，通用串行接口USB，IEEE1394接口5.5.2ISA總線16位系統(tǒng)總線，用于IBMPC/AT及其兼容機由前62引腳〔A和B面〕和后36引腳〔C和D接面〕兩個插槽組成：IBMPC機和IBMPC/XT機的IBMPC總線前62個信號，其中8位數(shù)據(jù)總線、20位地址總線時鐘頻率4.77MHz，4個時鐘周期傳送8位數(shù)據(jù)IBMAT機增加局部后36個信號，16位數(shù)據(jù)引腳和24位地址引腳8MHz總線頻率，2個時鐘周期傳送16位數(shù)據(jù)1.數(shù)據(jù)和地址線SD15～SD0：16位雙向數(shù)據(jù)信號線SBHE：高字節(jié)允許信號SA19～SA0：低20位經(jīng)過鎖存輸出的地址線LA23～LA17：高7位可鎖存地址信號線16位數(shù)據(jù)總線支持16位和8位設備24位地址總線尋址16MB主存空間2.讀寫控制線BALE：緩沖地址鎖存允許，指示CPU總線周期IOR*，IOW*：I/O讀和I/O寫信號MEMR*，SMEMR*：存儲器讀MEMW*，SMEMW*：存儲器寫MEMCS16*：16位存儲器總線周期IOCS16*：16位I/O總線周期I/OCHRDY：I/O通道準備好輸入信號0WS*：零等待狀態(tài)〔ZeroWaitState〕3.中斷請求線IRQ3～IRQ7，IRQ9～IRQ12，IRQ14，IRQ15可屏蔽中斷請求信號，優(yōu)先權順序IRQ9～IRQ12，IRQ14，IRQ15，IRQ3～IRQ716位PC機共有16個請求引腳IRQ0和IRQ1用于系統(tǒng)主機板的時鐘和鍵盤中斷IRQ2用于兩個中斷控制器連接IRQ8用于實時時鐘IRQ13連接數(shù)值協(xié)處理器其余引向系統(tǒng)總線，有些已分配給系統(tǒng)外設4.DMA傳送控制線AEN：地址允許，指示DMA總線周期DRQ0～DRQ3，DRQ5～DRQ7：DMA請求DACK0*～DACK3*,DACK5*～DACK7*：DMA響應T/C：計數(shù)結束信號，表示DMA傳送結束MASTER*：主設備16位PC機的共有8個DMA通道DRQ0～DRQ3用于8位DMA傳送DRQ5～DRQ7用于16位DMA傳送DRQ4已經(jīng)用于連接兩個DMA控制器5.其他信號線RESETDRV：復位驅動信號REFRESH*：刷新I/OCHCK*：I/O通道校驗OSC：晶振頻率脈沖輸出14.31818MHz的主振頻率信號CLK：系統(tǒng)時鐘IBMPC總線輸出4.77MHzIBMAT總線采用6，8，10或12MHz32位PC機的時鐘頻率是8.33MHz＋5V、－5V、＋12V、－12V：電源GND：地線5.5.3PCI總線Intel公司提出，PCI聯(lián)盟SIG支持與處理器無關集中式總線仲裁、支持多處理器系統(tǒng)通過橋電路兼容ISA/EISA總線具有即插即用的自動配置能力等共94個引腳PCI1.0版：32位數(shù)據(jù)總線、33MHz時鐘頻率PCI2.0版：64位數(shù)據(jù)總線、33MHz時鐘頻率PCI2.1版：64位數(shù)據(jù)總線、66MHz時鐘頻率1.PCI總線信號地址和數(shù)據(jù)引腳AD[31::0]，AD[63::32]：64位地址和數(shù)據(jù)復用信號C/BE[3::0]#，C/BE[7::4]#：命令和字節(jié)有效復用信號PAR，PAR64：奇偶校驗信號接口控制引腳FRAME#：幀信號，表示總線周期開始IRDY#：初始方就緒信號TRDY#：目標方就緒信號STOP#：停止信號DEVSEL#：設備選擇信號IDSEL#：初始化設備選擇信號LOCK#：封鎖信號示意圖PCI總線信號返回2.PCI總線周期I/O讀寫周期主設備與I/O設備交換數(shù)據(jù)，不支持猝發(fā)傳送存儲器讀、存儲器行讀、存儲器多重讀周期猝發(fā)讀取不同的數(shù)據(jù)量存儲器寫周期：猝發(fā)寫入數(shù)據(jù)存儲器寫和無效周期保證寫入，同時播送“無效〞信息中斷響應周期：響應I/O設備中斷特殊周期：主設備播送信息到多個目標設備雙地址總線周期：傳輸64位地址配置讀和寫周期對PCI總線設備的配置信息進行讀寫，實現(xiàn)自動配置3.PCI總線時序同步時序協(xié)議，數(shù)據(jù)傳輸需要兩個階段第一個階段〔一個時鐘〕：提供地址第二個階段〔最少一個時鐘〕：交換數(shù)據(jù)非猝發(fā)傳送需要2個時鐘周期支持無限猝發(fā)傳送，第一個時鐘提供地址，后續(xù)時鐘交換數(shù)據(jù)，也就是2-1-1-1……最大總線帶寬每個時鐘傳送64位數(shù)據(jù)，時鐘頻率66MHz8×66MB/S＝528MB/S示意圖PCI總線的讀操作例如返回5.5.4USB總線〔UniversalSerialBus〕PC機原有多種接口等連接外設互相不通用、不支持帶電拔插性能不能滿足新型外部設備的需要USB總線〔UniversalSerialBus〕標準化通用接口簡化PC與外設之間的互連獲得硬件廠商和軟件公司的強有力支持在微型機和各種數(shù)碼設備上都得到廣泛應用1.USB總線特點〔1〕使用方便、擴充能力強