數(shù)字電路電子技術復習公開課一等獎市優(yōu)質(zhì)課賽課獲獎課件

掌握組合邏輯電路的分析和設計方法常用中規(guī)模組合邏輯電路的功能和使用方法組合邏輯電路中競爭—冒險組合邏輯電路組合邏輯電路的分析方法（逐級推導法）1、由給定的邏輯圖逐級寫出邏輯式2、對邏輯式進行化簡或變換卡諾圖法公式化簡法最簡與或式3、列出輸出函數(shù)的真值表4、從真值表或函數(shù)式規(guī)律總結邏輯電路的功能給定邏輯圖得到邏輯功能分析分析步驟組合邏輯電路的設計方法（一）進行邏輯抽象：1、分析設計要求，確定輸入、輸出信號及其因果關系。給定邏輯功能畫出邏輯圖設計設計步驟2、設定變量，用字母表示有關的輸入、輸出信號。3、狀態(tài)賦值，用0、1表示信號的有關狀態(tài)。4、列真值表，根據(jù)因果關系列真值表。（二）寫出邏輯函數(shù)式：由邏輯抽象出的真值表寫出函數(shù)式。（三）選定器件的類型和數(shù)目小規(guī)模集成門電路；中規(guī)模集成組合電路；可編程邏輯器件（四）將邏輯式化簡或作適當變換：1、使用小規(guī)模集成門電路，如不限種類時，化為最簡形式；

如限制種類，要變換成與器件相適應的形式。2、使用中規(guī)模組件時，將函數(shù)式變換成與組件的邏輯函數(shù)相

似的形式，進行類比，然后確定選用何種附加門和連線。（五）畫出邏輯電路圖。常用的中規(guī)模組合邏輯器件（MSI）1、會認管腳：電源端；控制端；數(shù)據(jù)端；2、能看懂功能表3、熟悉常用的MSI的邏輯功能，能正確使用組件。輸出端編碼器：74LS148；。譯碼器（分配器）：74LS138（通用）；7448（顯示）數(shù)據(jù)選擇器：74153、74151數(shù)值比較器：74LS85全加器：74LS183加法器：74LS283常用的中規(guī)模組合邏輯器件編碼器編碼輸入信號二進制代碼譯碼器二進制代碼譯碼輸出編碼器和譯碼器：常用的中規(guī)模組合邏輯器件數(shù)據(jù)輸入端數(shù)據(jù)輸出端數(shù)據(jù)選擇器地址輸入端數(shù)據(jù)輸入端數(shù)據(jù)輸出端數(shù)據(jù)分配器地址輸入端數(shù)據(jù)選擇器和分配器：一、常用的中規(guī)模組合邏輯器件和輸出加數(shù)A半加器進位輸出加數(shù)B和輸出加數(shù)A進位輸出全加器加數(shù)B進位輸入CI半加器和全加器：常用的中規(guī)模組合邏輯器件加數(shù)A和輸出加法器和比較器：加數(shù)BCI0加法器進位輸出數(shù)A比較結果數(shù)B比較器低位的比較結果IA>BIA=BIA<BYA>BYA=BYA<B如何用二進制譯碼器來設計組合邏輯電路1、用二進制譯碼器實現(xiàn)組合邏輯函數(shù)的原理（1）二進制譯碼器的特點二進制譯碼器的輸出端提供了其輸入變量的全部最小項的反函數(shù)。二進制譯碼器輸出信號的表達式：（2）任何組合邏輯函數(shù)都可以表示成為最小項之和

的標準形式。利用兩次取反的方法，可以得到由最小項的反函數(shù)mi構成的與非-與非表達式。譯碼器與非門mi組合邏輯函數(shù)2、設計步驟（1）選擇集成二進制譯碼器。待設計的組合邏輯函數(shù)的變量數(shù)目譯碼器的輸入代碼位數(shù)（2）將邏輯函數(shù)變換成標準的與非表達式。（3）確定輸入變量與譯碼器輸入端的對應關系，畫

連線圖。則用譯碼器和與非門可以實現(xiàn)任意的m（mn）變量組合邏輯函數(shù)。如果譯碼器的輸入代碼位數(shù)為n，三、如何用數(shù)據(jù)選擇器設計組合邏輯電路1、基本原理（1）數(shù)據(jù)選擇器輸出變量的一般表達式n：數(shù)據(jù)選擇器的地址變量個數(shù)mi：地址變量的最小項（2）表達式的特點：具有標準與或表達式的形式；提供了地址變量的全部最小項；受片選端的控制：時有效；一般Di可以當做一個變量處理：可以取原變量；反變量；0；1（Di=1時，對應的最小項在式中出現(xiàn)）用具有n位地址輸入端的數(shù)據(jù)選擇器，可以產(chǎn)生輸入變量數(shù)目不大于（n+1）的任意形式的組合邏輯函數(shù)。2、設計步驟（1）確定應該選用的數(shù)據(jù)選擇器n：數(shù)據(jù)選擇器的地址變量個數(shù)k：組合邏輯函數(shù)的變量個數(shù)（2）將邏輯函數(shù)化為標準“與或”式（最小項之和的形式）（3）寫出數(shù)據(jù)選擇器的輸出函數(shù)表達式（4）對照比較，確定選擇器各個輸入變量的表達式（5）畫出連線圖地址輸入端：數(shù)據(jù)輸入端：設計舉例用8選1選擇器產(chǎn)生邏輯函數(shù)：（1）將邏輯函數(shù)化為標準“與或”式（2）寫出選擇器的輸出函數(shù)表達式74LS151……低（3）對照比較，確定數(shù)據(jù)選擇器各個輸入端的表達式用8選1選擇器產(chǎn)生邏輯函數(shù)：（4）畫連線圖74LS151（2）用數(shù)據(jù)選擇器產(chǎn)生邏輯函數(shù)（1）選用數(shù)據(jù)選擇器可以選8選1數(shù)據(jù)選擇器74LS151。（2）寫出邏輯函數(shù)的最小項之和表達式（3）寫出74LS151的輸出函數(shù)表達式（2）用數(shù)據(jù)選擇器產(chǎn)生邏輯函數(shù)（4）對照比較，確定數(shù)據(jù)選擇器各個輸入端的表達式（3）寫出74LS151的輸出函數(shù)表達式3、設計舉例（2）用數(shù)據(jù)選擇器產(chǎn)生邏輯函數(shù)（4）對照比較，確定數(shù)據(jù)選擇器各個輸入端的表達式（5）畫連線圖74LS1511例：試用4選1數(shù)據(jù)選擇器74LS153實現(xiàn)如下邏輯函數(shù)的組合邏輯電路。解：邏輯函數(shù)變形為最小項之和形式比較可得：D0=0，D1=1，D2=1，D3=1

例用8選1數(shù)據(jù)選擇器實現(xiàn)函數(shù)

F(A,B,C,D)=∑m(1,5,6,7,9,11,12,13,14)解題指導8選1數(shù)據(jù)選擇器只有3個地址輸入端，而將要實現(xiàn)的是4變量的邏輯函數(shù)，所以需要將4變量卡諾圖降維變成3變量降維卡諾圖。這里選擇D為記圖變量。（注意ABC誰是高位）解第一步：將4變量卡諾圖降維變成3變量降維卡諾圖。00101111000111100001CDAB010101101110DD1D01DD0001111001ABC(a)卡諾圖(b)降維圖降維圖01234567G07MUXYA0ENCBAF1D

注意：可以選擇不同的變量作為記圖變量，不同的選擇方案會有不同的結果。要得到最佳方案，必須對原始卡諾圖進行仔細分析，以選擇子函數(shù)最少或最簡單的方案。

第二步：畫邏輯圖，確定數(shù)據(jù)輸入端記圖變量及二值電平。.1圖4-2-20用8選1MUX實現(xiàn)例4-7A1A2ST用8選1的數(shù)據(jù)選擇器設計一個函數(shù)發(fā)生器電路，功能表如下：

S1S0輸出Y00AB01A+B10A⊕B11A【例】試用二輸入與非門和反相器設計一個3輸入（I0、I1、I2）、3輸出（L0、L1、L2）的信號排隊電路。它的功能是：當輸入I0為1時，無論I1和I2是1還是0，輸出L0為1，L1和L2為0；當I0為0且I1為1，無論I2為0還是1，輸出L1為1，其余兩個輸出為0；當I2為1且I0、I1都為0時，輸出L2為1，其余兩個輸出為0。若I0、I1、I2均為0，則輸出都為0。1、根據(jù)功能要求列真值表I0I1I2L0L1L21××10001×0100010010000002、由真值表列寫邏輯函數(shù)二、設計舉例2、由真值表列寫邏輯函數(shù)3、將邏輯函數(shù)變換為二與非的形式4、由邏輯表達式畫邏輯圖&&&11111I1I2I0L0L1L2該電路可以選取四二輸入端與非門74LS00和六反相器74LS04連接構成，也可以用兩片74LS00。如何用二進制譯碼器來設計組合邏輯電路試用3-8線譯碼器74LS138設計一個多輸出的組合邏輯電路。輸出的邏輯函數(shù)式為：（1）先將邏輯函數(shù)化為最小項之和的標準與或式；（1）先將邏輯函數(shù)化為最小項之和的標準與或式：（2）將邏輯函數(shù)化為標準的與非-與非表達式：（3）確定函數(shù)輸入變量與譯碼器輸入端的對應關系，畫連線圖（2）將邏輯函數(shù)化為標準的與非-與非表達式：74LS138ABC1&&&&本例要求用2－4譯碼器和與非門實現(xiàn)3變量函數(shù)。通過前面分析，3－8譯碼器可以實現(xiàn)3變量函數(shù)。即：N變量＝N地址,直接用N地址譯碼器實現(xiàn)。如果要求用N地址實現(xiàn)M變量函數(shù)（M>N),即變量數(shù)>地址數(shù)，采用擴展法。即將2-4譯碼器擴展為3－8譯碼器，變?yōu)镹地址實現(xiàn)M變量函數(shù)。利用直接觀察法填卡諾圖，寫出最小項之和表達式。并變換為譯碼器反碼輸出形式最后畫出邏輯電路圖★用2-4譯碼器和與非門實現(xiàn)0123BIN/OCT(1)12EN0123BIN/OCT(2)12EN&F3&F2&F11ABC例：寫出圖中F（A,B,C,D)的表達式。ABCISCo=111010123MUXF（A,B,C,D)ABCI=1DC觸發(fā)器基本RS觸發(fā)器輸入信號直接控制輸出狀態(tài)輸入信號在CP=1期間直接控制輸出狀態(tài)；同步D觸發(fā)器同步RS觸發(fā)器主從RS觸發(fā)器主從JK觸發(fā)器觸發(fā)器狀態(tài)的改變發(fā)生在CP=1期間。觸發(fā)器狀態(tài)的改變發(fā)生在CP脈沖邊沿；邊沿D觸發(fā)器邊沿JK觸發(fā)器CP=1期間輸入信號的改變會影響輸出。觸發(fā)器狀態(tài)的改變發(fā)生在CP脈沖邊沿；輸出狀態(tài)取決于觸發(fā)沿到達時刻輸入的狀態(tài)。QQ1S1RSRQQ1S1RC1CPSRQQ1DC1CPDQQ1S1RC1CPSRQQ1J1KC1CPJKQQ1DC1CPDQQ1J1KC1CPJKQQ1S1RSRQQ1S1RC1CPSRQQ1S1RC1CPSRQQ1S1RC1CPSR123CP置1保持置0保持置1置0置1保持S置0Q1Q2Q3Q4RQ1Q2Q3Q4設觸發(fā)器初始狀態(tài)都是0。試畫出各觸發(fā)器輸出端的電壓波形。RD11011000注Qn+1SD010保持置0置1禁止圖1所示各觸發(fā)器均為邊沿觸發(fā)器，其CP及A,B,C的波形圖如圖2，試寫出各觸發(fā)器次態(tài)Qn+1的邏輯表達式，設各觸發(fā)器的初態(tài)均為0，要求畫出Q端的時間波形圖。圖1分析：根據(jù)輸入信號和各觸發(fā)器的狀態(tài)方程?？芍苯訉懗龈饔|發(fā)器的狀態(tài)方程如下：

Q1n+1=D1=A⊕B(CP上升沿)

Q2n+1=JQ2n+KQ2n=ABQ2n+CQ2n(CP上升沿)圖2上述狀態(tài)方程所對應的波形如下圖所示：時序邏輯電路特點1、邏輯功能特點：任意時刻電路的輸出不僅與該時刻電路的輸入信號有關，而且還與電路原來的狀態(tài)有關。2、電路結構特點：①電路中一定包含有存儲電路。②存儲電路的輸出必須反饋到組合電路的輸入端。組合電路存儲電路::::x1xiy1yjz1zkq1ql時序邏輯電路的示意框圖用向量表示：X=(x1,···,xi)Y=(y1,···,yj)Z=(z1,···,zk)Q=(q1,···,ql)Y=F[X，Qn]Z=G[X，Qn]Qn+1=H[Z，Qn]信號間的關系可用方程組表示：組合電路存儲電路::::x1xiy1yjz1zkq1ql時序邏輯電路的示意框圖用向量表示：X=(x1,···,xi)Y=(y1,···,yj)Z=(z1,···,zk)Q=(q1,···,ql)Y=F[X，Qn]Z=G[X，Qn]Qn+1=H[Z，Qn]信號間的關系可用方程組表示：1、邏輯表達式——輸出方程——驅(qū)動方程——狀態(tài)方程Y=F[X，Qn]Z=G[X，Qn]Qn+1=H[Z，Qn]2、狀態(tài)表、狀態(tài)圖、卡諾圖、時序圖時序邏輯電路的類型1、根據(jù)存儲電路中觸發(fā)器的時鐘控制情況分為：2、根據(jù)輸出信號的特性分為：Mealy型電路——輸出與輸入信號和存儲電路的現(xiàn)態(tài)有關Moore型電路——輸出只與現(xiàn)態(tài)有關，與輸入信號無關同步時序邏輯電路異步時序邏輯電路時序邏輯電路的三大方程3、根據(jù)電路的邏輯功能分為：計數(shù)器、寄存器……——所有觸發(fā)器受同一個CP控制——各個觸發(fā)器的時鐘不盡相同同步時序邏輯電路的分析方法1、一般的分析步驟寫驅(qū)動方程求狀態(tài)方程寫輸出方程列狀態(tài)表畫狀態(tài)圖畫時序圖說明電路功能步驟說明：①從給定的邏輯圖中寫出每個FF輸入端的邏輯表達式——驅(qū)動方程。③根據(jù)邏輯圖直接寫出輸出信號的表達式——輸出方程。②將驅(qū)動方程代入對應FF的特性方程，求出每個觸發(fā)器的狀態(tài)方程。④將輸入變量和FF初態(tài)的取值分別代入狀態(tài)方程和輸出方程進行計算，求出每個FF的次態(tài)和輸出的狀態(tài)；以得到的次態(tài)作為新的初態(tài)，和這時的輸入變量取值一起重復該步驟。如此繼續(xù)下去，將全部的計算結果列成真值表的形式——狀態(tài)表。⑤由狀態(tài)轉(zhuǎn)換表畫出狀態(tài)轉(zhuǎn)換圖。⑥由狀態(tài)圖畫出時序圖。⑦根據(jù)狀態(tài)圖或時序圖的規(guī)律描述電路的邏輯功能。異步時序邏輯電路的分析方法分析步驟寫驅(qū)動方程求狀態(tài)方程寫輸出方程列狀態(tài)表畫狀態(tài)圖畫時序圖說明電路功能寫時鐘方程說明：因為每個觸發(fā)器的時鐘不完全相同，所以要先寫出各個觸發(fā)器的時鐘方程來。其他的分析步驟與同步時序邏輯電路相同，但一定要注意各個觸發(fā)器只有在各自的時鐘信號到來時才會更新狀態(tài)，否則保持原態(tài)不變。一般的同步時序邏輯電路的設計設計步驟：1、進行邏輯抽象，建立原始狀態(tài)圖2、進行狀態(tài)化簡，求最簡狀態(tài)圖3、確定觸發(fā)器的數(shù)目，進行狀態(tài)分配，畫出用二進制數(shù)進行編碼后的狀態(tài)圖分析給定的邏輯問題，確定輸入輸出變量和電路的狀態(tài)數(shù)；定義輸入邏輯狀態(tài)和每個電路狀態(tài)的含義；按照題意列出電路的狀態(tài)轉(zhuǎn)換圖。如果兩個狀態(tài)在相同的輸入下有相同的輸出，次態(tài)也一樣，則為等價的狀態(tài)，應該合并為一個。為便于記憶和識別，一般選用的狀態(tài)編碼和它們的排列順序盡量遵循一定的規(guī)律。4、由狀態(tài)圖畫出次態(tài)/輸出卡諾圖，求狀態(tài)方程和輸出方程。5、檢查電路能否自啟動。6、選擇觸發(fā)器的類型，求驅(qū)動方程。7、畫邏輯圖。M進制的計數(shù)器設計：M<N的情況一般集成計數(shù)器都是純自然態(tài)序編碼，我們要設法跳過某些狀態(tài)才能獲得M進制的計數(shù)器。000000010010001101000101011011111110110111001011101010010111100074161狀態(tài)圖7進制怎樣實現(xiàn)狀態(tài)的跳躍呢？方法：利用集成計數(shù)器的清0端或置數(shù)端來實現(xiàn)。十一進制（1）反饋歸0法（2）置數(shù)法可以在任一狀態(tài)下進行，只要跳過N-M個狀態(tài)就行了。計數(shù)到某個狀態(tài)后返回全0狀態(tài)。集成計數(shù)器一般都設置有清0端和置數(shù)端，但是一定要分清：清0、置數(shù)是同步的還是異步的？看功能表計數(shù)1111保持(C=0)0×11保持1011預置數(shù)××01清0×××0×工作狀態(tài)ETEP—LD—RDCP161功能表××74161：異步清0；同步置數(shù)。74191：減法計數(shù)101加法計數(shù)001保持×11預置數(shù)××0×工作狀態(tài)—LDCP191功能表×S異步置數(shù)。74163：同步清0；同步置數(shù)。?0000000100100011010001010110111111101101110010111010100101111000假設在Si狀態(tài)發(fā)生跳躍，

Si譯碼Q3Q2Q1Q0清0信號置數(shù)信號送清0端送置數(shù)端使清0端或置數(shù)端為有效電平同步清0或置數(shù)：Si包含在穩(wěn)態(tài)循環(huán)中；異步清0或置數(shù)：Si只是過渡的瞬態(tài)，不包含在穩(wěn)態(tài)循環(huán)中。例如：同樣是在“0110”歸0同步同步清0或置數(shù)——在“0110”歸0——七進制計數(shù)器；異步清0或置數(shù)——在“0110”歸0——六進制計數(shù)器；過渡狀態(tài)但是一定要分清：清0、置數(shù)是同步的還是異步的？?異步0110應用舉例：用集成計數(shù)器74161設計一個12進制的計數(shù)器。74161D1D2D3D0Q1Q2Q3Q0RdCPEPETCLD0000000100100011010001010110011110001001101010111100110111101111Q3Q2Q1Q00000（1）用清0端反饋歸零有效狀態(tài)譯碼產(chǎn)生清0信號異步清0，低電平有效1（低電平有效）&計數(shù)輸入歸0邏輯7416111過渡狀態(tài)C&不足：存在過渡狀態(tài)，電路的可靠性不高。應用舉例：用集成計數(shù)器74161設計一個12進制的計數(shù)器。74161D1D2D3D0Q1Q2Q3Q0RdCPEPETCLD0000000100100011010001010110011110001001101010111100110111101111Q3Q2Q1Q00000（2）用置數(shù)端反饋歸零有效狀態(tài)譯碼產(chǎn)生置0信號同步置數(shù)，低電平有效1（低電平有效）&計數(shù)輸入歸0邏輯74161111C0000不存在過渡狀態(tài)，電路的可靠性高。特點：應用舉例：用集成計數(shù)器74161設計一個12進制的計數(shù)器。74161D1D2D3D0Q1Q2Q3Q0RdCPEPETCLD0000000100100011010001010110011110001001101010111100110111101111Q3Q2Q1Q00000（3）用置數(shù)端預置無效狀態(tài)同步置數(shù)，低電平有效1計數(shù)輸入置數(shù)邏輯：74161111101&方便靈活，但有時計數(shù)器的輸出狀態(tài)編碼不連貫。特點：例1：設計一個五進制的計數(shù)器S0S1S2S3S4/1/0/0/0/02、狀態(tài)化簡3、確定FF數(shù)目，進行狀態(tài)編碼5種狀態(tài)，因此需要3個FF。SiS0S1S2S3S4Q2Q1Q0000001010011100得出編碼后的狀態(tài)轉(zhuǎn)換圖：輸入：時鐘CP；輸出：進位C（已是最簡）000001010011100/1/0/0/0/0Q3Q2Q1/C原始狀態(tài)圖編碼狀態(tài)圖1、邏輯抽象，得出電路的原始狀態(tài)轉(zhuǎn)換圖FF0：Q0；FF1：Q1；FF2：Q2；000001010011100/1/0/0/0/0Q3Q2Q1/C編碼狀態(tài)圖4、由狀態(tài)圖畫出次態(tài)/輸出卡諾圖，求狀態(tài)方程和輸出方程。Q2Q1Q00100011011Q2n+1Q1n+1Q0n+1/C001/0010/0011/0100/0000/1XXX/XXXX/XXXX/X101、110、111Q2Q1Q0有3個沒有用到的狀態(tài)：當作約束項處理。次態(tài)/輸出卡諾圖將次態(tài)卡諾圖分解，化簡，得出各個FF的狀態(tài)方程和輸出方程。00010Q2Q1Q00100011011Q2n+1×××Q2Q1Q00100011011Q1n+101010×××Q2Q1Q00100011011Q0n+110010×××Q2Q1Q00100011011C00001×××狀態(tài)方程輸出方程5、檢查電路能否自啟動。將3個無效狀態(tài)101、110、111代入狀態(tài)方程，求出它們的次態(tài)，檢查是否構成無效循環(huán)。101010110010111100這些無效狀態(tài)都能回到有效循環(huán)中，可以自啟動。狀態(tài)方程輸出方程6、選擇觸發(fā)器類型，求各個觸發(fā)器的驅(qū)動方程。選擇JKFF:求各個觸發(fā)器的驅(qū)動方程：7、畫邏輯圖。1JC11KQQ1JC11KQQ1JC11KQQFF0FF1FF2&CPC下降沿觸發(fā)序列信號發(fā)生器的設計能夠產(chǎn)生序列信號（在時鐘脈沖作用下產(chǎn)生的一組特定的串行數(shù)字信號）的電路稱為序列信號發(fā)生器。例：設計一個8位序列信號“00010111”的計數(shù)型信號發(fā)生器。Q2Q1Q0Y0000001001000111100010111101111111111010110100Q1Q0Q2計數(shù)器和組合邏輯電路構成的序列信號發(fā)生器計數(shù)器和數(shù)據(jù)選擇器構成的序列信號發(fā)生器1100011000···序列信號：

例設計產(chǎn)生序列信號11000、11000···的發(fā)生器電路。

解依題意，序列的循環(huán)長度為M=5，因此確定移位寄存器的位數(shù)為n=3，依次取3位序列碼元，構成5個狀態(tài)的循環(huán)。11041003000200110110Q1Q2Q3序號表狀態(tài)轉(zhuǎn)移表由于狀態(tài)轉(zhuǎn)移符合移存規(guī)律，因此只需設計第１級的激勵信號。通常采用D觸發(fā)器構成移位寄存器，由卡諾圖得：100100001111001卡諾圖110011100001000010101111有效狀態(tài)狀態(tài)轉(zhuǎn)移圖檢查自啟動特性。根據(jù)激勵方程和移存規(guī)律，求得偏離態(tài)的狀態(tài)轉(zhuǎn)移，得到狀態(tài)轉(zhuǎn)移圖。由狀態(tài)轉(zhuǎn)移圖可見，該發(fā)生器電路具有自啟動特性。1D1Q1C1R1D2Q2Q2C1S1D3Q3C1S&CP預置邏輯圖信號發(fā)生器電路邏輯圖。計數(shù)器擴展例：試用74160組成百進制計數(shù)器。串行進位方式（異步計數(shù)器）并行進位方式（同步計數(shù)器）計數(shù)器例：試用兩片74160實現(xiàn)54進制計數(shù)器。解：M=54，74160是具有異步清零、同步置數(shù)的十進制計數(shù)器。整體置數(shù)法計數(shù)：0～53。5301010011Q3Q2Q1Q0例：分析下圖所示異步時序電路的邏輯功能。時序邏輯電路的分析異步時序邏輯電路的分析舉例解：①求驅(qū)動方程（摩爾型）CP1JC11KFF1Q1Q11JC11KFF2&Q2Q21JC11KFF0Q0Q0CP0CP1CP2000001010011100101110111②求狀態(tài)方程和時鐘方程③列狀態(tài)表000100001010000001100110④畫狀態(tài)圖100Q2Q1Q0111110101011010001000⑤邏輯功能分析分析得：該電路是一個異步五進制（模5）加法計數(shù)器電路，且電路具有自啟動功能。練習：分析下圖所示異步時序電路的邏輯功能。解：①求驅(qū)動方程②求狀態(tài)方程和時鐘方程（摩爾型）③列狀態(tài)表000001010011100101110111100001111010101010011001④畫狀態(tài)圖100Q2Q1Q0111110101011010001000由狀態(tài)圖可以看出，在時鐘脈沖CP的作用下，電路的8個狀態(tài)按遞減規(guī)律循環(huán)變化，即：000→111→110→101→100→011→010→001→000→…電路具有遞減計數(shù)功能，是一個3位二進制異步減法計數(shù)器，且具有自啟動功能。⑤畫波形圖⑥邏輯功能分析CPQ0Q1Q2設Q2Q1Q0的初始狀態(tài)為000。555定時器TR＋－C1UR15k5k＋－C25kUR2&&&14G1RQQG2SG3G43VT8UCCUCOu6(TH)5()6217oRD2放電端uu閾值輸入端觸發(fā)輸入端異步清零端除了最后一種異常情況外，其余的可以這樣歸納：都高出低，都低出高，中間維持?。。∶}沖單元電路：施密特觸發(fā)器1、施密特觸發(fā)器最大的特點是具有回差特性，表征該特性的主要參數(shù)是：VT+VT-VT正向閥值電壓：負向閥值電壓：回差電壓：vOvIVT+VT-2、施密特觸發(fā)器主要用于波形變換、脈沖整形和脈沖鑒幅等，要求能根據(jù)給定的輸入信號，畫出施密特觸發(fā)器的輸出波形。3、用555定時器構成施密特觸發(fā)器的方法，能畫出外部連線圖，計算主要參數(shù)。41235678VCC0.01vOvIVT+、VT-、VT施密特觸發(fā)器主要參數(shù)vItvOt31VCC32VCCvOvIVT+VT-電壓傳輸特性：41235678VCC0.01vOvI如果5端VCO外接一個控制電壓，則有：VCO單穩(wěn)態(tài)觸發(fā)器1、單穩(wěn)態(tài)觸發(fā)器最大的特點是有一個穩(wěn)態(tài)和一個暫穩(wěn)態(tài)。無觸發(fā)信號時電路處于穩(wěn)態(tài)，在觸發(fā)信號作用下，電路進入暫穩(wěn)態(tài)。暫穩(wěn)態(tài)持續(xù)時間的長短由電路電路參數(shù)決定，與觸發(fā)信號無關。2、單穩(wěn)態(tài)觸發(fā)器常用于延時、定時、脈沖整形等。3、重點掌握用555定時器，74121，74122構成單穩(wěn)態(tài)觸發(fā)器的方法，能畫出外部連線圖，估算主要參數(shù)。41235678RCVCC0.01vIvOQQTD主要參數(shù)：輸出脈沖的寬度vI穩(wěn)態(tài)？vO穩(wěn)態(tài)？vI是高電平，低電平觸發(fā)vO穩(wěn)態(tài)是低電平，觸發(fā)后輸出高電平（二）工作原理41235678RCVCC0.01vIvOQQTDvI1vI2vItvCtvOt2/3VCCtr（三）輸出脈沖寬度的估算是單穩(wěn)態(tài)觸發(fā)器的主要技術參數(shù)，輸出脈沖寬度——tW由圖可知，tW等于電容電壓vC由0上升到2/3VCC所需的充電時間。由三要素法：tW多諧振蕩器1、多諧振蕩器是一種自激振蕩電路，接通電源后，不需加輸入信號，便可自動產(chǎn)生矩形波振蕩信號。2、多諧振蕩器有兩個暫穩(wěn)態(tài)，沒有穩(wěn)定狀態(tài)。3、重點掌握用555定時器構成多諧振蕩器的方法，能畫出外部連線圖，估算主要參數(shù)。主要參數(shù)：振蕩周期和占空比41235678VCC0.01vOQQTDR1CR24、占空比可調(diào)的多諧振蕩器。5、石英晶體振蕩器：頻率穩(wěn)定度高。多諧振蕩器改進電路－－占空比可調(diào)的多諧振蕩器利用二極管的單向?qū)щ娦裕央娙軨充電和放電回路隔離開來，再加上一個可調(diào)電位器RW，便可構成占空比可調(diào)的多諧振蕩器。①電容充電時間T1：

T1＝0.7R1C②電容放電時間T2：

T2＝0.7R2C④輸出波形占空比D：③電路振蕩周期T：

T＝T1+T2＝0.7(R1+R2)C若R1=R2，則D=50%。847623UCCR1R2555RWuo0.01μFCVD2VD151ADC與DAC計算機模擬信號模擬信號A/DD/AA/D：AnalogtoDigitalD/A：DigitaltoAnalogDAC的主要技術指標有：轉(zhuǎn)換精度（分辨率）和轉(zhuǎn)換速度。ADC的主要技術指標有：轉(zhuǎn)換精度（分辨率）和轉(zhuǎn)換速度。DAC、ADC的分析計算：對應的模擬量和數(shù)字量。例1雙積分型ADC，若時鐘頻率為100kHz時，該ADC的分辨率為10位，求最高的采樣頻率f例2分