可編程邏輯器件課件

數(shù)字電子技術(shù)基礎(chǔ)制作人：吳亞聯(lián)湘潭大學(xué)信息工程學(xué)院第八章可編程邏輯器件8.1概述*8.2現(xiàn)場可編程邏輯陣列（FPLA）8.3可編程陣列邏輯（PAL）8.4通用陣列邏輯（GAL）8.5可擦除的可編成邏輯器件（EPLD）8.6復(fù)雜的可編程邏輯器件（CPLD）8.7現(xiàn)場可編程門陣列（FPGA）8.8在系統(tǒng)可編程通用數(shù)字開關(guān)（ispGDS）8.9PLD的編程PLD的學(xué)習(xí)重點(diǎn)：PLD的基本特征、分類，各種PLD在電路結(jié)構(gòu)和性能上的特點(diǎn)，以及它們都適用在哪些場合。8.1概述通用集成電路專用集成電路：ASIC可編程邏輯器件PLD（ProgrammableLogicDevice)是80年代發(fā)展起來的新型器件，邏輯功能由用戶通過對器件編程來設(shè)定。

1.提高了集成度

2.加快了電子系統(tǒng)的設(shè)計速度3.高性能

4.高可靠性5.成本低

特點(diǎn)PLD分類低密度PLD高密度PLDPLA(FieldProgrammableLogicArray)PAL(ProgrammableArrayLogic)GAL(GenericArrayLogic)EPLD(ErasableProgrammableLogicDevice)FPGA(FieldProgrammableGateArray)CPLD(ComplicatedProgrammableLogicDevice)1.基本結(jié)構(gòu)框圖數(shù)據(jù)輸入輸入功能與陣列或陣列輸出功能數(shù)據(jù)輸出{}....PLD的基本結(jié)構(gòu)PLD的基本結(jié)構(gòu)PLD的電路表示法：

1.連接方式：可編程連接固定連接斷開連接2.基本門電路的PLD表示法圖8.1.1PLD電路中門電路的慣用畫法

（a）與門（b）輸出恒等于0的與門（c）或門

（d）互補(bǔ)輸出的緩沖器（e）三態(tài)輸出的緩沖器3.基本的PLD結(jié)構(gòu)圖或陣列固定與陣列可編程ZYABY=AB+ABZ=AB+ABZYAB與陣列可編程或陣列固定,輸出結(jié)構(gòu)固定

結(jié)構(gòu)小,編程方便，一般采用熔斷絲雙極性工藝，只能一次編程。不通用,增加了系統(tǒng)的芯片數(shù)量特點(diǎn)8.3可編程陣列邏輯PAL(ProgrammableArrayLogic)8.3.1PAL的基本電路結(jié)構(gòu)圖8.3.1PAL器件的基本電路結(jié)構(gòu)圖8.3.2編程后的PAL電路8.3.2PAL的幾種輸出電路結(jié)構(gòu)和反饋形式一、專用輸出結(jié)構(gòu)1.所有設(shè)置的輸出端只能用作輸出使用。2.有輸出高電平有效、輸出低電平有效以及互補(bǔ)輸出。3.只能用來產(chǎn)生組合邏輯函數(shù)特點(diǎn)圖8.3.3具有互補(bǔ)輸出的專用輸出結(jié)構(gòu)二、可編程輸入/輸出結(jié)構(gòu)可編程控制的三態(tài)緩沖器輸出，可反饋到輸入端。如PAL20L10等。特點(diǎn)圖8.3.4PAL的可編程輸入/輸出結(jié)構(gòu)

三、寄存器輸出結(jié)構(gòu)圖8.3.6PAL的寄存器輸出結(jié)構(gòu)特點(diǎn)可以存儲與-或邏輯陣列輸出的狀態(tài)，能很方便地組成各種時序邏輯電路。如PAL16R4、PAL16R6等。

四、異或輸出結(jié)構(gòu)圖8.3.7PAL的異或輸出結(jié)構(gòu)特點(diǎn)便于對與-或邏輯陣列輸出的函數(shù)求反，還可以實現(xiàn)對寄存器狀態(tài)進(jìn)行保持的操作。如PAL20X4等。五、運(yùn)算選通反饋結(jié)構(gòu)圖8.3.8PAL的運(yùn)算選通反饋結(jié)構(gòu)

通過對與邏輯陣列的編程,能產(chǎn)生A和B的16種算術(shù)運(yùn)算和邏輯運(yùn)算的結(jié)果:如圖8.3.9所示。

圖8.3.9產(chǎn)生16種算術(shù)、邏輯運(yùn)算的編程情況PAL的命名PAL

16

L

8

-2

C

J

PO123器件名稱輸入端數(shù)輸出方式：H(高有效)L(低有效)C(互補(bǔ))X(異或寄存)R(寄存)P(可編程)S(公用積項)輸出端數(shù)編號封裝：N(塑封雙列直插)J(陶瓷雙列直插)溫度：C(民用)M(軍用)速度/功耗:A(高速)-2(半功耗)-4(1/4功耗)每種輸出結(jié)構(gòu)有一類器件與之相對應(yīng)。PAL的應(yīng)用舉例例8.3.1用PAL器件設(shè)計一個數(shù)值判別電路。要求判斷4位二進(jìn)制數(shù)DCBA的大小屬于0~5、6~10、11~15三個區(qū)間的哪一個之內(nèi)。純組合邏輯電路的設(shè)計：選用PAL14H4實現(xiàn)：（GenericArrayLogic）8.4通用陣列邏輯GAL特點(diǎn)與陣列可編程或陣列固定輸出端有可編程的輸出邏輯宏單元(OLMC)采用電可擦除的CMOS（E2CMOS)制作，編程容易,結(jié)構(gòu)簡單,應(yīng)用廣泛。8.4.1GAL的電路結(jié)構(gòu)一、GAL的命名GAL16V8

-15

L

P

I

器件名稱：GAL16V8/A/BGAL20V8/A/BGAL18V10GAL22V10GAL26CV12GAL20RA10GAL39V8ispGAL16V8P(塑封雙列直插)D(陶瓷雙列直插)R(塑封無引線托架)J(陶瓷無引線托架)封裝：空白(0~75`C)I(-40~85`C)M(-55~125`C)溫度：L(低功耗)Q(1/4功耗)功耗：-15(15ns)-25(25ns)速度：二、GAL器件舉例-GAL16V8輸出邏輯宏單元系統(tǒng)時鐘輸入三態(tài)控制可編程與陣列固定或陣列輸入口見圖8.4.1輸入/輸出口（1）與陣列部分：它由8根輸入及8根輸出反饋各引出兩根互補(bǔ)端構(gòu)成32列，即與項的變量個數(shù)為16；8個輸出端,每個輸出對應(yīng)于一個8輸入或門（相當(dāng)于每個輸出包含8個與項）構(gòu)成64行，即GAL16V8的與陣列為一個32×64的陣列,共2048個可編程單元（或結(jié)點(diǎn)）；（2）輸出宏單元：GAL16V8共有8個輸出宏單元，分別對應(yīng)于12～19腳。每個宏單元的電路可以通過編程實現(xiàn)所有PAL輸出結(jié)構(gòu)實現(xiàn)的功能；（3）系統(tǒng)時鐘：GAL16V8的1腳為系統(tǒng)時鐘輸入端,與每個輸出宏單元中D觸發(fā)器時鐘輸入端相連，可見GAL器件只能實現(xiàn)同步時序電路，而無法實現(xiàn)異步的時序電路；圖8.4.2由3個編程單元構(gòu)成的與門P與A、B的關(guān)系：有0則0，全1則1。圖中假定T2、T4的浮置柵上沒有負(fù)電荷，而T6的浮置柵上存儲了足夠的負(fù)電荷，則T2、T4導(dǎo)通而T6截止。因此，A、B和P是連接的，C和P是沒連接的。圖8.4.3GAL16V8編程單元的地址分配行地址映射圖存編程數(shù)據(jù)，編程逐行進(jìn)行。這一位被編程后，將不能對與陣列作進(jìn)一步的編程或讀出驗證8.4.2輸出邏輯宏單元（OLMC）圖8.4.4OLMC的結(jié)構(gòu)框圖圖8.4.5GAL16V8結(jié)構(gòu)控制字的組成SYNAC0AC1（n）XOR(n)工作模式輸出極性101/專用輸入/10001專用組合輸出低電平有效高電平有效11101反饋組合輸出低電平有效高電平有效01101時序邏輯電路中的組合輸出低電平有效高電平有效01001寄存器輸出低電平有效高電平有效表8.4.3OLMC的5種工作模式圖8.4.5OLMC5種工作模式下的簡化電路(a)專用輸入模式(b)專用組合輸出模式(c)反饋組合輸出模式(d)時序電路中的組合輸出模式(e)寄存器輸出模式

8.4.3GAL的輸入特性和輸出特性

在GAL器件的每個輸入端都設(shè)置有圖8.4.7所示的輸入緩沖器電路。1、將輸入端的A變換為一對內(nèi)部標(biāo)準(zhǔn)電平的互補(bǔ)信號送往內(nèi)部電路。2、能有效地抑制加到輸入端上的白噪聲型噪聲電壓。圖8.4.7GAL的輸入緩沖器電路圖8.4.8是GAL的輸出緩沖器電路圖。有兩個突出特點(diǎn)：1、不會產(chǎn)生CMOS電路的鎖定效應(yīng)；2、具有“軟開關(guān)特性”—當(dāng)數(shù)據(jù)輸入端由0變?yōu)?的過程中T1首先導(dǎo)通，而T2導(dǎo)通在后，從而削弱了動態(tài)脈沖電流的峰值。圖8.4.8是GAL的輸出緩沖器電路8.5可擦除的可編程邏輯器件（EPLD）與陣列可編程；或陣列固定；輸出端采用可編程的輸出邏輯宏單元(OLMC)；增加了對OLMC中觸發(fā)器預(yù)置數(shù)和異步置零功能；采用CMOS工藝，具有低功耗、高噪聲容限的優(yōu)點(diǎn)；采用UVEPROM工藝，以疊柵注入MOS管為編程單元，可靠性高、可以改寫，集成度高、造價便宜。8.5.1EPLD的基本結(jié)構(gòu)和特點(diǎn)*8.5.2EPLD的與-或邏輯陣列

*8.5.3EPLD的輸出邏輯宏單元EPLD的輸出電路結(jié)構(gòu)和GAL相似,也采用了OLMC。但由于增加了對OLMC中觸發(fā)器的預(yù)置和清零功能，使其具有更大的使用靈活性。1、在大多數(shù)的EPLD中與-或邏輯陣列每一組乘積項的數(shù)目不完全相等;2、在有的EPLD中，將每一組乘積項分作兩部分，產(chǎn)生兩個與-或邏輯函數(shù)，如圖8.5.2。3、有的采用乘積項共享的可編程結(jié)構(gòu)，如圖8.5.3所示。8.6復(fù)雜的可編程邏輯器件（CPLD）8.6.1CPLD的總體結(jié)構(gòu)采用E2CMOS工藝制作；保持了EPLD傳輸時間可預(yù)測的優(yōu)點(diǎn)；在系統(tǒng)可編程。電路結(jié)構(gòu)：由若干個可編程的邏輯模塊、輸入/輸出模塊、可編程內(nèi)部連線陣列組成。

為了提高集成度，同時又保持EPLD傳輸時間可預(yù)測的優(yōu)點(diǎn)，將若干個類似于PAL的功能模塊和實現(xiàn)互連的開關(guān)矩陣集成于同一芯片上，就形成了所謂的CPLD。圖8.6.1ispLSI1032的電路結(jié)構(gòu)框圖32個通用邏輯模塊；64個輸入/輸出單元；可編程內(nèi)部連線區(qū)圖8.6.2ispLSI1032的邏輯功能劃分框圖*8.6.2CPLD的通用邏輯模塊（GLB）*8.6.3CPLD的輸入/輸出單元（IOC）8.7現(xiàn)場可編程門陣列（FPGA)FPGA是80年代中期發(fā)展起來的另一種類型的可編程器件。它是基于SRAM的可編程器件。FPGA由輸入/輸出模塊IOB、可編程邏輯模塊CLB、互連資源IR和一個用于存放編程數(shù)據(jù)的靜態(tài)存儲器組成。8.7.1FPGA的基本結(jié)構(gòu)圖8.7.1FPGA的基本結(jié)構(gòu)框圖FPGA是目前規(guī)模最大、密度最高的可編程器件，具有更大的靈活性，是目前設(shè)計復(fù)雜數(shù)字系統(tǒng)的首選器件之一。FPGA的優(yōu)點(diǎn)：1、信號傳輸延遲時間不確定。2、編程數(shù)據(jù)存儲器是一個靜態(tài)RAM結(jié)構(gòu)，掉電后數(shù)據(jù)會丟失。3、編程數(shù)據(jù)一般存放在EPROM中，使用時要讀出并送到FPGA的SRAM中，不便于保密。FPGA的缺點(diǎn)：*8.7.2FPGA的IOB和CLB一、IOBXC2064是Xilinx公司FPGA器件中結(jié)構(gòu)比較簡單的一種，它一共有56個可編程的I/O端。圖8.7.3XC2064的IOB電路圖中MUX1和MUX2的地址代碼都存放在FPGA內(nèi)部的編程數(shù)據(jù)存儲器中。1.MUX1輸出低電平時，IOB工作在輸出狀態(tài);2.MUX1輸出高電平時，IOB工作在輸入狀態(tài)（異步或同步輸入）。二、CLB

在XC2064中有64個CLB，排列成8×8的矩陣。每個CLB的電路中包含組合邏輯電路、存儲電路和由一些數(shù)據(jù)選擇器組成的內(nèi)部控制電路。圖8.7.4XC2064的

CLB電路

組合邏輯電路部分是有4個輸入端、兩個輸出端的通用邏輯模塊。根據(jù)需要可以設(shè)置成3種不同的組態(tài)。圖8.7.5XC2064中CLB的3種組態(tài)(a)四變量任意函數(shù)(b)兩個三變量任意函數(shù)(c)五變量邏輯函數(shù)通用邏輯模塊由N溝道MOS管和CMOS反相器組成，輸出與輸入間的邏輯函數(shù)關(guān)系由一組編程控制信號決定。將編程控制信號與函數(shù)對應(yīng)關(guān)系列成函數(shù)表，在編程過程中通過查表即可找出所需的編程數(shù)據(jù)。圖8.7.6二變量通用邏輯模塊的原理圖A、B是兩個輸