微電子第四章集成電路設(shè)計(jì)

第四章集成電路設(shè)計(jì)4.1集成電路中的無源元件與互連線4.2雙極集成電路器件和電路設(shè)計(jì)4.3MOS集成器件和電路設(shè)計(jì)4.4MOS集成電路比較4.1集成電路中的無源元件與互連線引言電容器電阻器4.1.3集成電路中的電阻模型4.1.4集成電路互連線引言集成電路的無源元件主要包括電阻、電容和電感(一般很少用)。無源元件在集成電路中所占面積一般都比有源元件(如雙極晶體管、MOSFET等)要大。因此，在設(shè)計(jì)集成電路中應(yīng)盡可能少用無源元件．尤其是電感和電容以及大阻值的電阻。如果有些非用不可，也可作為外接元件處理。集成電路中主要的無源元件如下所示：

在集成電路中，有多種電容結(jié)構(gòu)：

金屬-絕緣體-金屬(MIM)結(jié)構(gòu)

多晶硅/金屬-絕緣體-多晶硅結(jié)構(gòu)

金屬叉指結(jié)構(gòu)PN結(jié)電容MOS電容電容器1．MOS電容器圖4.1為MOS電容結(jié)構(gòu)圖。MOS電容器的電容量為：式中，為薄氧化層厚度；A為薄氧化層上金屬電極的面積。在半導(dǎo)體一側(cè)的P型襯底上擴(kuò)散一層層，其目的是減小MOS串聯(lián)電阻以及防止表面出現(xiàn)耗盡層。從(4.1)式可知，要提高電容量可以通過增大面積A和減小氧化層厚度兩個(gè)措施。MOS結(jié)構(gòu)電容平板電容和PN結(jié)電容都不相同，MOS核心部分，即金屬-氧化物-半導(dǎo)體層結(jié)構(gòu)的電容具有獨(dú)特的性質(zhì)。它的電容-電壓特性取決于半導(dǎo)體表面的狀態(tài)。隨著柵極電壓的變化，表面可處于：

積累區(qū)

耗盡區(qū)

反型區(qū)MOS結(jié)構(gòu)電容MOS電容(a)物理結(jié)構(gòu)(b)電容與Vgs的函數(shù)關(guān)系MOS結(jié)構(gòu)電容MOS動(dòng)態(tài)柵極電容與柵極電壓的函數(shù)關(guān)系電容器

一般在與集成電路工藝兼容情況下，不可能做得很薄。因此，提高電容量只能以增大面積作為代價(jià)。在集成電路中，制作一個(gè)30pF的電容器，所用MOS電容的面積相當(dāng)于幾十個(gè)晶體管的面積。舉例說明：如果制造一個(gè)34.6pF的電容器需要的面積為105um，而一個(gè)小功率雙極晶體管所占面積約4×103um2。因此，一個(gè)34.6pF的電容器相當(dāng)于約25個(gè)晶體管的面積?？梢娫诩呻娐分幸@得一個(gè)容量較大約電容器相當(dāng)困難。電容器PN結(jié)電容是利用PN結(jié)反向時(shí)的勢(shì)壘電容構(gòu)成一個(gè)電容器。圖4.2為一PN結(jié)電容的縱向和橫向結(jié)構(gòu)圖。單位面積的結(jié)電容如第2章所述可以表示為式中，為接觸電勢(shì)差；為梯度因子；為零偏壓時(shí)的電容量。PN結(jié)電容與雜質(zhì)濃度有關(guān)，如果考慮雜質(zhì)的橫向擴(kuò)散，則總的PN結(jié)面積為底面積加上4個(gè)側(cè)面積：，式中，W為正方形PN結(jié)擴(kuò)散區(qū)的邊長(zhǎng)；為PN結(jié)結(jié)深。平板電容

制作在砷化鎵半絕緣襯底上的MIM電容結(jié)構(gòu)：

考慮溫度系數(shù)時(shí)，電容的計(jì)算式為：平板電容電容模型等效電路：固有的自頻率：金屬叉指結(jié)構(gòu)電容電阻器集成電路中的電阻是依靠不同的摻雜層形成的，主要分為擴(kuò)散電阻(包括離子注入摻雜電阻)和溝道電阻兩大類。不同的摻雜層和溝道層其電阻值的大小是不同的。如果有特殊需要時(shí)，也可以用不同電阻串的金屬或硅化物在半導(dǎo)體表面形成薄膜電阻，或者用多晶硅摻雜形成多晶硅電阻。不過，這樣形成的電阻代價(jià)總比擴(kuò)散電阻高。因此，集成電路中最廣泛使用的還是擴(kuò)散電阻，多晶硅電阻在MOS集成電路中也經(jīng)常使用．在特殊的集成電路中，也會(huì)采用薄膜電阻。電阻器

集成電路中的電阻分為：

無源電阻通常是合金材料或采用摻雜半導(dǎo)體制作的電阻

有源電阻將晶體管進(jìn)行適當(dāng)?shù)倪B接和偏置，利用晶體管的不同的工作區(qū)所表現(xiàn)出來的不同的電阻特性來做電阻。電阻器1．薄層電阻薄層電阻又俗稱方塊電阻，它是集成電路中廣泛使用的述語。薄層電阻定義為式中，和圖4.3所示電阻層的平均電阻串和電導(dǎo)率；為薄層的結(jié)深。若電阻的長(zhǎng)度為L(zhǎng)，寬度為W，則圖4.3中沿水平方向的電阻為

(4.3)顯然，和是由工藝決定的。設(shè)計(jì)者可根據(jù)薄層電阻的大小，確定所設(shè)計(jì)電阻的長(zhǎng)寬比(簡(jiǎn)稱方數(shù))。薄層電阻的單位為。例如，對(duì)于一個(gè)典型的雙極集成電路工藝，基區(qū)擴(kuò)散的薄層電阻力200電阻器

合金薄膜電阻

多晶硅薄膜電阻

采用一些合金材料沉積在二氧化硅或其它介電材料表面，通過光刻形成電阻條。常用的合金材料有：（1）鉭（Ta）；（2）鎳鉻（Ni-Cr）；（3）氧化鋅SnO2；（4）鉻硅氧CrSiO。

摻雜多晶硅薄膜也是一個(gè)很好的電阻材料，廣泛應(yīng)用于硅基集成電路的制造。

摻雜半導(dǎo)體電阻電阻器

不同摻雜濃度的半導(dǎo)體具有不同的電阻率，利用摻雜半導(dǎo)體的電阻特性，可以制造電路所需的電阻器。根據(jù)摻雜方式，可分為：

離子注入電阻

擴(kuò)散電阻對(duì)半導(dǎo)體進(jìn)行熱擴(kuò)散摻雜而構(gòu)成的電阻離子注入方式形成的電阻的阻值容易控制，精度較高。薄層電阻的幾何圖形設(shè)計(jì)常用的薄層電阻圖形一般電池采用窄條結(jié)構(gòu)，精度要求高的采用寬條結(jié)構(gòu)，小電阻采用直條型，大電阻采用折線型制作過程中相對(duì)誤差的引入材料最小值典型值最大值互連金屬0.050.070.1頂層金屬0.030.040.05多晶硅152030硅-金屬氧化物236擴(kuò)散層1025100硅氧化物擴(kuò)散2410N阱（或P阱）1k2k5kmMOS工藝中作為導(dǎo)電層的典型的薄層電阻阻值單位:Ω/口薄層電阻端頭和拐角修正不同電阻條寬和端頭形狀的端頭修正因子薄層電阻溫度系數(shù)電阻溫度系數(shù)TC是指溫度每升高1℃時(shí)，阻值相對(duì)變化量：

在SPICE程序中,考慮溫度系數(shù)時(shí)，電阻的計(jì)算公式修正為：薄層電阻射頻等效電路芯片上的薄層電阻的射頻雙端口等效電路：襯底電位與分布電容：

§6.3有源電阻有源電阻是指采用晶體管進(jìn)行適當(dāng)?shù)倪B接并使其工作在一定的狀態(tài)，利用它的直流導(dǎo)通電阻和交流電阻作為電路中的電阻元件使用。雙極型晶體管和MOS晶體管可以擔(dān)當(dāng)有源電阻。有源電阻MOS有源電阻及其I-V曲線直流電阻：交流電阻：Ron︱VGS=V＝有源電阻有源電阻的幾種形式：飽和區(qū)的NMOS有源電阻示意圖：電阻器2．?dāng)U散電阻器擴(kuò)散電阻分別為用熱擴(kuò)散和離子注入層形成的電阻器，它是利用與集成電路兼容的擴(kuò)散層構(gòu)成的。例如采用雙極集成電路發(fā)射區(qū)擴(kuò)散和基區(qū)擴(kuò)散層構(gòu)成不同的電阻器，也可以直接利用外延層制作電阻器。圖4.4為幾種電阻器結(jié)構(gòu)。電阻器從(4.2)式可句，如果，越小，可以使方塊電阻的阻值提高，這就是用溝道電阻(夾層電阻)制作大膽值的電阻器的基本思想。溝道電阻是利用兩層擴(kuò)散層之間的溝道來形成電阻器。圖4.5為基區(qū)溝道電阻與外延層溝道電阻器的制作原理與平面版圖結(jié)構(gòu)。電阻器

從圖中可知，溝道電阻的大小不僅依賴于本擴(kuò)散層的電阻率，而且還依賴于兩層擴(kuò)散層之間的深度。由于擴(kuò)散結(jié)深難以精確控制，故溝道電阻的阻值也不易精確控制。因此在選用電阻類型時(shí)，一定要注意電阻對(duì)電路特性的敏感程度。精度要求高的電阻不能用溝道電阻來實(shí)現(xiàn)。表4.1為常用的幾種擴(kuò)散方塊電阻和溝道方塊電阻的大小、制作精度及溫度系數(shù)。表中表示溫度每升高一度時(shí)引起電阻值有百萬分之一的變化。電阻器3．?dāng)U散電阻的功耗限制擴(kuò)散電阻也和其他電阻一樣，有一個(gè)功耗限制問題，實(shí)驗(yàn)表明，對(duì)于TO或者扁平封裝，在室溫下，單位電阻面積所承受的最大功耗為這樣就對(duì)電阻的最小條寬和單位電阻條寬所允許的最大工作電流有一個(gè)限制。因?yàn)閱挝浑娮杳娣e的功耗為用代替，則得單位電阻條寬度的最大工作電流為電阻器可見，對(duì)于一定的封裝形式，只于薄層電阻有關(guān)，大時(shí)，??；小時(shí)，就大。知道了值后，就可根據(jù)電路中電阻的工作電流來確定電阻條的最小寬度表4.2給出了不同所對(duì)應(yīng)的值。應(yīng)當(dāng)指出，在數(shù)字集成電路中，因?yàn)槭敲}沖工作，因而表4.2中給出的單位電阻條寬的最大工作電流尚有較大的余量。電阻器4．?dāng)U散電阻的最小條寬通過上述分析可以看到，擴(kuò)散電阻的最小條寬受三種因素限制：由版圖設(shè)計(jì)規(guī)則所決定的最小擴(kuò)散寬度；由于工藝水平和擴(kuò)散電阻精度要求所決定的最小擴(kuò)散條寬；由電阻最大允許功耗所決定的最小擴(kuò)散條寬。顯然，在設(shè)計(jì)時(shí)應(yīng)取其中最大的一種。4.1.3集成電路中的電阻模型由于集成電路中的電阻是由各擴(kuò)散層形成的，所以除了電阻本身的特性之外，還有一些反偏的PN結(jié)特性．這樣會(huì)帶來附加的電阻和電容，這些參數(shù)稱為寄生參數(shù)。例如一個(gè)基本擴(kuò)散電阻可以等效為圖4.6的總體模型。圖中的N端接電路的最高電位，其目的是防止電阻器的PN結(jié)正偏因而導(dǎo)致電阻器失效，s是襯底。由于基區(qū)PN結(jié)總是反偏的．則可將圖(a)等效為圖(b)這樣的三個(gè)反偏二極管結(jié)構(gòu)，從而又得到圖(c)的等效模型。圖(c)是一個(gè)分布參數(shù)等效為集中參數(shù)的等效模型?！?.5電感集總電感可以有下列兩種形式：?jiǎn)卧丫€圈多匝螺旋型線圈多匝直角型線圈硅襯底上電感的射頻雙端口等效電路：

傳輸線電感

單端口電感的另一種方法是使用長(zhǎng)度l<l/4波長(zhǎng)的短電傳輸線(微帶或共面波導(dǎo))或使用長(zhǎng)度在l/4<l<l/2范圍內(nèi)的開路傳輸線。

兩種傳輸線類型的電感值計(jì)算如下：4.1.4互連線互連線是各種分立和集成電路的基本元件。有不少人對(duì)這一概念不甚明確?；ミB線的版圖設(shè)計(jì)是集成電路設(shè)計(jì)中的基本任務(wù)，在專門門陣列設(shè)計(jì)電路中甚至是唯一的任務(wù)?；ミB線設(shè)計(jì)中應(yīng)注意的事項(xiàng)對(duì)于各種互連線設(shè)計(jì)，應(yīng)該注意以下方面：

為減少信號(hào)或電源引起的損耗及減少芯片面積，連線盡量短。

為提高集成度，在傳輸電流非常微弱時(shí)(如MOS柵極)，大多數(shù)互連線應(yīng)以制造工藝提供的最小寬度來布線?；ミB線設(shè)計(jì)中應(yīng)注意的事項(xiàng)

在連接線傳輸大電流時(shí)，應(yīng)估計(jì)其電流容量并保留足夠裕量。

制造工藝提供的多層金屬能有效地提高集成度。

在微波和毫米波范圍，應(yīng)注意互連線的趨膚效應(yīng)和寄生參數(shù)。

某些情況下，可有目的地利用互連線的寄生效應(yīng)。深亞微米階段的互連線技術(shù)CMOS工藝發(fā)展到深亞微米階段后，互連線的延遲已經(jīng)超過邏輯門的延遲，成為時(shí)序分析的重要組成部分。這時(shí)應(yīng)采用鏈狀RC網(wǎng)絡(luò)、RLC網(wǎng)絡(luò)或進(jìn)一步采用傳輸線來模擬互連線?；ミB線為了保證模型的精確性和信號(hào)的完整性，需要對(duì)互連線的版圖結(jié)構(gòu)加以約束和進(jìn)行規(guī)整。4.1.4集成電路互連線

集成電路的互連分為兩類：?jiǎn)纹娐沸酒掀骷g的互連以及電路芯片通過管座或類似的底座與系統(tǒng)的互連，后一種互連是通過引線鍵合工藝(第3章已敘述)實(shí)現(xiàn)的。芯片上器件之間的互連目前大量采用的還是金屬鋁薄膜。通常依靠蒸發(fā)的方式在硅片表面形成均勻的薄膜，在反刻引線工藝后形成集成電路互連線。鋁互連線的電阻與其他參數(shù)的關(guān)系為式中，為金屬膜電阻率；L為互連線長(zhǎng)度；W為寬度，T為厚度。其薄層電阻。對(duì)于鋁來說，T的典型值為150nm，所以其。4.1.4集成電路互連線若忽略邊緣效應(yīng)，金屬連線與硅之間單位長(zhǎng)度的電容約為式中，為常數(shù)。若氧化層厚度為，W為25um其單位長(zhǎng)度的電容為0.0035PF/um。單位長(zhǎng)度的電感量可表示為式中，為氧化層導(dǎo)磁率。同樣若，W＝25um，則。高頻時(shí)，若磁場(chǎng)向硅中貫穿，其“趨膚”深度為式中，為硅的電導(dǎo)率；為頻率。這樣，互連線單位鋁條的等效電阻所引起的功率損耗式中。為磁場(chǎng)的橫截向積；I為電流強(qiáng)度。大量實(shí)例說明：當(dāng)器件的特征長(zhǎng)度(如MOS溝道長(zhǎng)度和雙極基區(qū)寬度進(jìn)入深亞微米)小于0.3um，則電路互連的信號(hào)損失和信號(hào)延遲約占總延遲和損失的75％以上。4.2雙極集成電路器件和電路設(shè)計(jì)雙極晶體管的寄生參數(shù)縱向結(jié)構(gòu)設(shè)計(jì)橫向結(jié)構(gòu)設(shè)計(jì)按比例縮小原則雙極NPN晶體管及設(shè)計(jì)雙極集成電路版圖設(shè)計(jì)版圖設(shè)計(jì)實(shí)例雙極晶體管的寄生參數(shù)圖4.7為單基極和單發(fā)射極條的NPN晶體管縱向和橫向(版圖)結(jié)構(gòu)。與集成晶體管有關(guān)的寄生效應(yīng)分為有源的和無源的兩大類。產(chǎn)生有源寄生效應(yīng)的原因，或是由于隔離的需要而增加了PN結(jié)；或是由于給定的隔離區(qū)中幾個(gè)器件的靠近而構(gòu)成不希望有的晶體管或二極管。利用四層非線性模型能夠分析這些效應(yīng)。在襯底結(jié)和鄰近PN結(jié)組成寄生晶體管的情形中，可將三維問題當(dāng)作幾個(gè)一維問題的組合來處理，而每個(gè)一維問題可用四層模廠型去分析。這種情形的一個(gè)例子。是橫向晶體管，它將在本章的后面加以討論。PN結(jié)的耗盡層電容以及器件的電極接觸與有源區(qū)之間的電阻都會(huì)引起無源寄生效應(yīng)，可以利用類似于處理擴(kuò)散電阻器的技巧加以處理。雙極晶體管的寄生參數(shù)假設(shè)發(fā)射區(qū)引線孔窗口尺寸寬度為，長(zhǎng)度為和最小套刻間距為，則：發(fā)射區(qū)窗口長(zhǎng)度，寬度是基區(qū)窗口長(zhǎng)度，寬度，集電極引線孔長(zhǎng)度，寬度。雙極晶體管的寄生參數(shù)1．集電區(qū)電阻集成電路晶體管的集電極串聯(lián)電阻要比分立晶體管的大。的增大將影響晶體管的高頻性能和開關(guān)性能。尤其在數(shù)字電路中，的增大特使晶體管的飽和壓降增大，輸出低電平提高，所以，在數(shù)字電路中要特別注意降低。由于晶體管集電區(qū)本身形狀很復(fù)雜，很難用一個(gè)簡(jiǎn)單的模型來模擬它，也很難用分析和計(jì)算方法得到精確的數(shù)值，因此通常采用近似方法來估算的近似值，以便從中找出減小的一些辦法。雙極晶體管的寄生參數(shù)為了估算方便，把集電極電流流經(jīng)的區(qū)域分為五個(gè)部分，如圖4.7所示即為是長(zhǎng)方體電阻，為外延層電阻率，其阻值為也是長(zhǎng)方體電阻，其阻值為雙極晶體管的寄生參數(shù)

和是埋層區(qū)拐角處的體電阻。在區(qū)域Ⅱ，電流從垂直方向流進(jìn)，水平方向流出。在區(qū)域Ⅳ，電流從水平方向流進(jìn)，垂直方向流出。它等效為電流是水平流向時(shí)薄層電阻的1/3，因此，區(qū)域Ⅱ和Ⅳ的電阻分別為雙極晶體管的寄生參數(shù)區(qū)域Ⅲ是梯形。電流從水平方向流進(jìn)，水平方向流出，薄層電阻的寬度取兩邊的平均值，因而其阻值為總電阻為必須指出，在上面估算中，尚未計(jì)入隱埋層反擴(kuò)散、氧化時(shí)外延層厚度減薄等方面的影響，如果計(jì)入這些影響，值還應(yīng)小一些。雙極晶體管的寄生參數(shù)

由(4.15)式可知，要降低，可采取如下措施：采用低電阻率薄外延片，降低隱埋層薄層電阻。增大發(fā)射區(qū)、集電極引線孔的長(zhǎng)度和面積，縮小發(fā)射區(qū)與集電極之間的距離等。如選用雙集電極結(jié)構(gòu)，其約為單集電極圖形的一半，采用帶有深集電極接觸的晶體管結(jié)構(gòu)，可使進(jìn)一步減小，但這要增加一塊掩模并在基區(qū)擴(kuò)散前增加一次深擴(kuò)散。雙極晶體管的寄生參數(shù)2．基區(qū)電阻基極接觸與發(fā)射區(qū)邊緣之間的基區(qū)電阻可用類似的方法處理。在這種情形中，電流路徑的長(zhǎng)度是。而寬度是，則基區(qū)電阻為式中，是基區(qū)擴(kuò)散的薄層電阻。和都不包括接觸電阻。接觸電阻與硅片表面的雜質(zhì)濃度有關(guān)，其數(shù)值通常小于和。雙極晶體管的寄生參數(shù)3．電容我們利用計(jì)算擴(kuò)散電阻器底面和側(cè)壁寄生電容的方法來計(jì)算電容。發(fā)射結(jié)電容為集電結(jié)電容為現(xiàn)在如果假設(shè)外延層厚度為，則基區(qū)擴(kuò)散窗口與隔離擴(kuò)散窗口的距離必須是，而襯底電容為式中，分別為單位面積be面、bc面、be結(jié)側(cè)壁電容和襯底電容。晶體管寄生參數(shù)對(duì)器件特性有著一定的影響，是電路設(shè)計(jì)需要考慮的因素?？v向結(jié)構(gòu)設(shè)計(jì)1．集電區(qū)材料的選擇集電區(qū)材料主要選擇兩個(gè)參數(shù)，即：外延層摻雜濃度和外延層厚度。對(duì)于數(shù)字電路，主要考慮集電區(qū)的外延層摻雜濃度(電阻率)對(duì)晶體管集電極串聯(lián)電阻的影響(直接影響低電平最高電位)；對(duì)模擬電路則主要考慮擊穿電壓的要求。對(duì)于模擬電路面言，由于所加外加電壓較高。因此，以考慮擊穿電壓為主，若假設(shè)集電結(jié)為單邊突變結(jié)，則擊穿電壓為對(duì)于數(shù)字電路，首先根據(jù)電路原理，由低電平確定對(duì)的要求，然后結(jié)合版圖結(jié)構(gòu)，由確定外延層方塊電阻的大小，再確定。外延層厚度主要由集電結(jié)結(jié)深、集電結(jié)最大耗盡層寬度、襯底結(jié)雜質(zhì)反擴(kuò)散深度決定，它可表示為

(4.21)式中為余量，是為防止材料和擴(kuò)散不均勻件設(shè)置的。同時(shí)，為提高器件二次擊穿耐壓量，往往也應(yīng)增加一點(diǎn)外延層厚度?？v向結(jié)構(gòu)設(shè)計(jì)2．基區(qū)寬度Wb的選擇晶體管的基區(qū)寬度是縱向結(jié)構(gòu)中最重要的參數(shù)之一?；鶇^(qū)寬度的下限(最小寬度)由集電結(jié)擊穿時(shí)伸入基區(qū)側(cè)的集電結(jié)耗盡層寬度決定，即，為集電結(jié)擊穿電壓下，基區(qū)一側(cè)的耗盡層寬度。對(duì)于基區(qū)寬度的上限(最大)，根據(jù)不問晶體管的要求有以下原則：

(1)大功率管。由于寬基區(qū)晶體管結(jié)構(gòu)不易引起電流集邊效應(yīng)，故可盡量采用寬基區(qū)結(jié)構(gòu)；因此，可用大電流對(duì)的影響確定。

(2)對(duì)于高額晶體管和微波晶體管，和是重要參數(shù)。顯然主要由決定，且越小，越高；但越小，會(huì)增加，又會(huì)使下降。因此，為了折中和，必須在減小的同時(shí)，采用多條基極結(jié)構(gòu)，減小。對(duì)于高頻晶體管可用的要求確定最大。

(3)對(duì)于超晶體管可用基區(qū)輸運(yùn)系數(shù)確定最大的要求?？v向結(jié)構(gòu)設(shè)計(jì)3．發(fā)射結(jié)結(jié)深和集電結(jié)結(jié)深的選擇集成雙極晶體管的基區(qū)寬度。由于擴(kuò)散結(jié)深度存在不均勻性，當(dāng)選擇后，發(fā)射結(jié)結(jié)深的選擇將受到一定的限制。越大，基區(qū)寬度不均勻現(xiàn)象越重。參數(shù)指標(biāo)及其重復(fù)性下降。對(duì)于高頻晶體管，可選擇0.5-1um，對(duì)于微波晶體管，可選擇。對(duì)于低頻功率晶體管，可適當(dāng)選擇大一些，這樣器件參數(shù)的重復(fù)性較好。一般的雙極集成電路，?？v向結(jié)構(gòu)設(shè)計(jì)4．基區(qū)和發(fā)射區(qū)表面摻雜濃度的選擇基區(qū)和發(fā)射區(qū)的雜質(zhì)濃度及其分布情況主要影響晶體管發(fā)射效率、基極電阻和晶體管電流特性。為保證發(fā)射效率，要求發(fā)射區(qū)表面濃度應(yīng)比基區(qū)表面濃度高兩個(gè)數(shù)量級(jí)以上。但苦發(fā)射區(qū)表面濃度太高又會(huì)引起禁帶的變窄，應(yīng)同時(shí)注意這兩方面的影響。例如：擴(kuò)散工藝的發(fā)射區(qū)表面濃度為，基區(qū)表面濃度為。橫向結(jié)構(gòu)設(shè)計(jì)橫向結(jié)構(gòu)設(shè)計(jì)的任務(wù)就是由器件參數(shù)指標(biāo)要求，選擇管芯的平面幾何圖形及其有關(guān)尺寸。管芯的平面幾何圖形是由光刻決定的，所以橫向結(jié)構(gòu)設(shè)計(jì)就是光刻版的圖形結(jié)構(gòu)設(shè)計(jì)。同時(shí)考慮晶體管高頻增益和功率特性，有式中，為高頻功率增益；為發(fā)射極周長(zhǎng)與基區(qū)面積之比，稱為圖形優(yōu)值。越大意味著功率特性越好，同時(shí)集電極電容較??；為集電結(jié)耗盡層寬度；為發(fā)射結(jié)面積，為常數(shù)。橫向結(jié)構(gòu)設(shè)計(jì)1．發(fā)射極有效周長(zhǎng)的選擇發(fā)射極有效周長(zhǎng)主要考慮大電流時(shí)，電流集邊效應(yīng)對(duì)參數(shù)的影響，同時(shí)應(yīng)考慮光刻精度影響(尤其對(duì)小功率管)。實(shí)驗(yàn)證明，發(fā)射極最大電流與發(fā)射極有效周長(zhǎng)的關(guān)系為對(duì)需用大電流的晶體管，可依靠增加來避免下降。對(duì)于模擬電路選擇為；對(duì)于數(shù)字電路，由于對(duì)電路的影響不大，故可選為。例如：雙極模擬電路要求。取，則要求等于100um。當(dāng)然，由(4.9)式，也與有關(guān)，增大，將減小。橫向結(jié)構(gòu)設(shè)計(jì)2．版圖設(shè)計(jì)規(guī)則版圖設(shè)計(jì)規(guī)則主要規(guī)定了掩模版各層幾何圖形的寬度、間隔、重疊和兩個(gè)獨(dú)立的層間距離等的最小允許值。有兩種常用規(guī)則設(shè)計(jì)方式：微米設(shè)計(jì)規(guī)則和設(shè)計(jì)規(guī)則。按比例縮小原則目前，按比例縮小在MOS電路中應(yīng)用較成熟，雙極電路雖有一定規(guī)律，但不如M05電路規(guī)范。因此，我們僅介紹MOS電路的按比例縮小原則(實(shí)質(zhì)是按比例縮小規(guī)律)。

MOS的按比例縮小原則是指器件的橫向版圖尺寸縮小，縱向尺寸縮小后的各種器件和電路性能的變化。目前，有三種按比例縮小原則，即：恒定電場(chǎng)按比例縮小原則(簡(jiǎn)稱CE原則)；恒定電壓按比例縮小原則(簡(jiǎn)稱CV原則)和準(zhǔn)恒定電壓按比例縮小原則(簡(jiǎn)稱QCV原則)。經(jīng)過理論分析可以得到，CE原則的按比例縮小規(guī)律如表4.3所示。按比例縮小原則雙極NPN晶體管及設(shè)計(jì)1．縱向PNP管（襯底PNP管)縱向PNP管的結(jié)構(gòu)如圖4.9所示。PNP管的發(fā)射區(qū)是利用NPN管的基區(qū)兼容而成的，基區(qū)就是原來的外延層，集電區(qū)為集成電路的襯底(P型)，故又稱為襯底PNP管。由于其基區(qū)寬度為外延層厚度減NPN集電結(jié)深度，通?；鶇^(qū)寬度較大。因此，它的直流和交流特性不如NPN晶體管?？v向PNP管的各類特性計(jì)算方法與NPN管相同，縱向PNP管雖然制造簡(jiǎn)單，但使用時(shí)集電極必須接電路的最低電位。雙極NPN晶體管及設(shè)計(jì)2．橫向PNP管橫向PNP管為集成電路中使用最為廣泛的NPN管，其特點(diǎn)是不要求集電極接最低電位點(diǎn)，使用靈活方便，在模擬電路中廣泛用于恒流源、有源負(fù)載電路和與NPN管一起形成各類互補(bǔ)結(jié)構(gòu)。橫向NPN管結(jié)構(gòu)如圖4.10所示。它的發(fā)射區(qū)和集電區(qū)都利用NPN管基區(qū)擴(kuò)散兼容而成的。雙極集成電路版圖設(shè)計(jì)前面介紹了雙極集成電路中無源和有源器件的分析和設(shè)計(jì)方法，如果版圖設(shè)計(jì)規(guī)則采用微米設(shè)計(jì)規(guī)則，在此基礎(chǔ)上結(jié)出雙極集成電路設(shè)計(jì)方法。雙極集成電路設(shè)計(jì)方法和主要原則如下。

(a)雙極型晶體管有各種各樣的結(jié)構(gòu)，如果電流很大，就要求努力通過不同結(jié)構(gòu)使電流均勻分布。這些結(jié)構(gòu)包括將一個(gè)集電極、基極和發(fā)射極分為多個(gè)電極，但這些電極必須用金屬電極連接在一起，且集電極引線孔處要加擴(kuò)散，以保證金屬引線與集電極形成歐姆接觸，只有一個(gè)共同的隱埋層。圖4.11為多極NPN管結(jié)構(gòu)圖。雙極集成電路版圖設(shè)計(jì)(b)隔離墻可以公用。隔離墻應(yīng)接電路的最低電位，其寬度應(yīng)大于10um。(c)集電極連在一起的晶體管可以共用一個(gè)隔離阱，但必須用大隱埋層使集電區(qū)共用。沒有連接關(guān)系的晶體管不能放在同一阱內(nèi)。因4.12為集電極連接的兩個(gè)NPN管版圖結(jié)構(gòu)。(d)可以增加集電極和基極間的距離，以便在布線時(shí)允許金屬線穿過晶體管。不允許金屬線在發(fā)射極和基極間穿過，否則或其他特性都將受影響。雙極集成電路版圖設(shè)計(jì)(e)如果要求兩晶體管參數(shù)一致，則晶體管除設(shè)計(jì)尺寸和結(jié)構(gòu)相同外，應(yīng)采用同一版圖取向。(f)金屬線可以橫跨電阻。(g)如果要求電阻精度高，則電阻兩端頭應(yīng)放在兩非對(duì)稱方向，對(duì)稱方向受套刻誤差影響最大(如圖4.13所示)。(h)所有電阻可放在同一阱內(nèi)，用同一隱埋層；也可根據(jù)需要用多個(gè)阱放置電阻。為了消除寄生效應(yīng)，阱內(nèi)要加擴(kuò)區(qū)(發(fā)射區(qū)擴(kuò)散)，并接最高電位。雙極集成電路版圖設(shè)計(jì)(i)如不考慮寄生效應(yīng)，電阻與晶體管可放置在同一阱中。(j)可以用發(fā)射區(qū)擴(kuò)散電阻作為連線（磷橋），要求其寬度大于10um。(k)電阻若出現(xiàn)拐角設(shè)計(jì)，拐角的等效方數(shù)為0.59。

(l)金屬覆蓋應(yīng)該大于接觸孔，一般應(yīng)超過1-2um。(m)壓焊點(diǎn)應(yīng)放置在芯片的四周，每個(gè)壓焊點(diǎn)邊長(zhǎng)應(yīng)為80um以上，壓焊點(diǎn)之間間距應(yīng)大于50um，壓焊點(diǎn)至內(nèi)部金屬連線的最短距離應(yīng)大于25um。有了以上13條規(guī)則，可在電路圖、初始分布和連線圖基礎(chǔ)上進(jìn)行全定制版圖設(shè)計(jì)。版圖設(shè)計(jì)實(shí)例圖4.14為8輸入端6管雙極TTL電路。綜合版圖設(shè)計(jì)方法和規(guī)則，其具的設(shè)計(jì)步驟如下：1．確定工藝條件(a)利用P型硅襯底；電阻率。(b)埋層銻擴(kuò)散：方塊電阻。(c)外延層N型：電阻率，厚度為7-9um。(d)采用PN結(jié)隔離。(e)基區(qū)硼擴(kuò)散：方塊電阻，結(jié)深2.5-3um。(f)發(fā)射區(qū)磷擴(kuò)散：控制在20以上。版圖設(shè)計(jì)實(shí)例版圖設(shè)計(jì)實(shí)例2．圖形尺寸確定表4.5給出了版圖設(shè)計(jì)的微米規(guī)則。版圖應(yīng)按照尺寸的要求設(shè)計(jì)。版圖設(shè)計(jì)實(shí)例3．確定元器件尺寸根據(jù)電路結(jié)構(gòu)以及對(duì)元器件的要求，確定構(gòu)成版圖的元器件尺寸

(a)晶體管電流的計(jì)算確定各晶體管的尺寸。

(b)電阻圖形的設(shè)計(jì)。

(c)輸入箝位二極管的圖形結(jié)構(gòu)設(shè)計(jì)。版圖設(shè)計(jì)實(shí)例4．畫出布局草圖根據(jù)電路結(jié)構(gòu)、元器件的尺寸以及管腳的排列畫出元件布局草圖，如圖4.16所示．圖中虛線表示隔離區(qū)邊界線。版圖設(shè)計(jì)實(shí)例5．繪制總圖該TTL電路的總圖如圖4.17所示，元器件的具體形狀和大小都己明確表示出來。有關(guān)模擬電路的設(shè)計(jì)過程也與上述相同。4.3MOS集成器件和電路設(shè)計(jì)目前，在MOS集成電路中，邏輯電路占絕大部分。由于MOS器件在數(shù)字電路中特點(diǎn)突出，在LSI和VLSI中，MOS集成電路的地位是非常顯著的。本書論述MOS集成電路的設(shè)計(jì)方法和原則。硅柵CMOS器件CMOS是互補(bǔ)MOS器件的簡(jiǎn)稱，它是由NMOS和PMOS管構(gòu)成基本單元電路，該電路的最大優(yōu)點(diǎn)是功耗低。CMOS反相器電路和結(jié)構(gòu)如圖4.18所爾，其工藝已在第3章介紹。圖4.19給出了N阱硅柵CMOS工藝和版圖的流程對(duì)照，它共需要七塊光刻掩模版，分別為：N阱擴(kuò)散或注入(圖4.19(a))、光刻有源區(qū)(圖4.19(b))、多品硅圖形光刻(圖4.19(c))、源漏區(qū)擴(kuò)散(圖4.19(d))、擴(kuò)散或離子注入(圖4.19(e))、引線孔光刻(圖4.19(f))和鋁引線光刻(圖4.19(8))。有時(shí)，常常征外引線上加蓋一層鈍化膜對(duì)器件起保護(hù)作用，這時(shí)還需要一塊掩模版進(jìn)行壓焊點(diǎn)光刻(僅僅將壓焊點(diǎn)刻蝕出來)。硅柵CMOS器件硅柵CMOS器件硅柵CMOS器件硅柵CMOS器件寄生電阻MOS集成電路中的寄生電阻主要來自兩個(gè)方面：一個(gè)是摻雜區(qū)的體電阻和引線孔接觸電阻；另一個(gè)是各種引線的體電阻。這些寄生電阻影響了集成電路的正常性能指標(biāo)，所以在版圖設(shè)計(jì)時(shí)要加以考慮。尤其在高速VLSI設(shè)計(jì)中，引線的寄生電阻和寄生電容已經(jīng)成為不可忽略的因素。在硅柵MOS電路中，要用到鋁線、多晶硅連線和擴(kuò)散連線三重布線，它們的主要性質(zhì)列于表4.8，可見，鋁線電流容量最大，電阻最小，因此在電路的互相連接上盡可能采用鋁線，特別是電源線和地線。電源線和采用水平鋁線，盡量不交叉，如必須交叉時(shí)需用短而粗的多品硅線。各類互連線引起寄生電容也列于表4.8中(設(shè)寬度均為10um)。擴(kuò)散條連線由于其電容較大，漏電流也較大，所以盡量少用，當(dāng)必須采用時(shí)，擴(kuò)散條只能用于短連線。寄生電阻寄生電容

寄生電容會(huì)影響MOS系統(tǒng)的開關(guān)速度，這些寄生電容來自與MOS管相關(guān)聯(lián)的電容以及金屑、多晶、和擴(kuò)散電阻等形成的互連線的寄生電容，一個(gè)CMOS邏輯門的輸出端總的負(fù)載電容包括：