蔡覺平老師西電Verilog-HDL上機(jī)大作業(yè)硬件描述語言-微電子學(xué)院

《VerilogHDL數(shù)字集成電路設(shè)計(jì)原理與應(yīng)用》上機(jī)作業(yè)班級(jí)：*******；J?題目1：數(shù)字集成電路的verilogHDL描述與仿真。要求：〔1〕學(xué)習(xí)使用Modelsim設(shè)計(jì)和仿真軟件；〔2〕練習(xí)教材7.2.1中的例子；〔3〕掌握設(shè)計(jì)代碼和測(cè)試代碼的編寫；〔4〕掌握測(cè)試仿真流程；〔5〕掌握Modelsim軟件的波形驗(yàn)證方式。解答：題目2：簡述begin-end語句塊和fork-join語句塊的區(qū)別，并寫出下面信號(hào)對(duì)應(yīng)的程序代碼解答：〔1〕begin-end語句塊和fork-join語句塊的區(qū)別：1、 執(zhí)行順序：begin-end語句塊按照語句順序執(zhí)行，fork-join語句塊所有語句均在同一時(shí)刻執(zhí)行；2、 語句前面延遲時(shí)間的意義：begin-end語句塊為相對(duì)于前一條語句執(zhí)行結(jié)束的時(shí)間，fork-join語句塊為相對(duì)于并行語句塊啟動(dòng)的時(shí)間；3、 起始時(shí)間：begin-end語句塊為首句開始執(zhí)行的時(shí)間，fork-join語句塊為轉(zhuǎn)入并行語句塊的時(shí)間；4、 結(jié)束時(shí)間：begin-end語句塊為最后一條語句執(zhí)行結(jié)束的時(shí)間，forkjoin語句塊為執(zhí)行時(shí)間最長的那條語句執(zhí)行結(jié)束的時(shí)間；5、 行為描述的意義：begin-end語句塊為電路中的數(shù)據(jù)在時(shí)鐘及控制信號(hào)的作用下，沿?cái)?shù)據(jù)通道中各級(jí)寄存器之間的傳送過程。fork-join語句塊為電路上電后，各電路模塊同時(shí)開始工作的過程?！?〕程序代碼：Begin-end語句：moduleinitial_tb1；regA,B;initialbeginA=0;B=1;#10A=1;B=0;#10B=1;#10A=0;#10B=0;#10A=1;B=1;endendmoduleFrk-join語句：modulewave_tb2;regA,B;parameterT=10;initialforkA=0;B=1;#TA=1;B=0;#(2*T)B=1;#(3*T)A=0;#(4*T)B=0;#(5*T)A=1;B=1;joinendmodule題目3.分別用阻塞和非阻塞賦值語句描述如下列圖所示移位寄存器的電路圖。解答：〔1〕阻塞賦值語句moduleblock2(din,clk,out0,out1,out2,out3);inputdin,clk;outputout0,out1,out2,out3;regout0,out1,out2,out3;always@(posedgeclk)beginout0=din;out1=out0;out2=out1;out3=out2;endendmodule〔2〕非阻塞賦值語句modulenon_block1(din,clk,out0,out1,out2,out3);inputdin,clk;outputout0,out1,out2,out3;regout0,out1,out2,out3;always@(posedgeclk)beginout0<=din;out1<=out0;out2<=out1;out3<=out2;endendmodule題目4：設(shè)計(jì)16位同步計(jì)數(shù)器要求：〔1〕分析16位同步計(jì)數(shù)器結(jié)構(gòu)和電路特點(diǎn)；〔2〕用硬件描述語言進(jìn)行設(shè)計(jì)；〔3〕編寫測(cè)試仿真并進(jìn)行仿真。解答：〔1〕電路特點(diǎn)：同步計(jì)數(shù)器的時(shí)間信號(hào)是同步的；每當(dāng)?shù)竭_(dá)最高計(jì)數(shù)后就會(huì)重新計(jì)數(shù)〔2〕程序代碼：modulecomp_16(count,clk,rst);output[15:0]count;inputclk,rst;reg[15:0]count;always@(posedgeclk)if(rst)count<=16'b0000000000000000;elsecount<=16'b0000000000000000;elsecount<=count+1;endmodule〔3〕仿真代碼：modulecomp_16_tb;wire[15:0]count;regclk,rst;comp_16U1(count,clk,rst);always#1clk=~clk;initialbeginclk=0;rst=0;#1rst=1;#10rst=0;#10rst=1;#10rst=0;#99999$finish;endendmodule

D3題目5.試用VerilogHDL門級(jí)描述方式描述如下列圖所示的電路。D3T3T2T0S1S1——?解答：解答：modulezy(D0,D1,D2,D3,S1,S2,T0,T1,T2,T3,Z);outputZ;inputD0,D1,D2,D3,S1,S2;wireT0,T1,T2,T3,wire1,wire2;notU1(wire1,S1),U2(wire2,S2);andU3(T0,D0,wire2,wire1),U4(T1,D1,S1,wire1),U5(T2,D2,S1,wire2),U6(T3,D3,S1,S2);orU7(Z,T0,T1,T2,T3,);endmodule解答：modulehomework6(SUM,COUT,A,B,CIN);outputSUM,COUT;inputA,B,CIN;regSUM,COUT;always@(AorBorCIN)case({A,B,CIN})3'b000:SUM<=0;3'b000:COUT<=0;3'b001:SUM<=1;3'b001:COUT<=0;3'b010:SUM<=1;3'b010:COUT<=0;3'b011:SUM<=0;3'b011:COUT<=1;3'b100:SUM<=1;3'b100:COUT<=0;3'b101:SUM<=0;3'b101:COUT<=1;3'b110:SUM<=0;3'b110:COUT<=1;3'b111:SUM<=1;3'b111:COUT<=1;endcaseendmodule題目7：設(shè)計(jì)16位同步加法器和乘法器要求：〔1〕分析16位同步加法器和乘法器結(jié)構(gòu)和電路特點(diǎn)〔2〕用硬件描述語言進(jìn)行設(shè)計(jì)；〔3〕編寫測(cè)試仿真并進(jìn)行仿真。解答：〔1〕16位同步加法器和乘法器結(jié)構(gòu)和電路特點(diǎn)：加法器的進(jìn)位只用考慮一位，但是乘法器的進(jìn)位要考慮到32位才行。〔2〕程序代碼：16位同步加法器：moduleadder(a,b,c,sum,cout);output[15:0]sum;outputcout;input[15:0]a,b;inputc;assign{cout,sum}=a+b+c;endmodule16位同步乘法器：modulemultiplier(a,b,mul);input[15:0]a,b;output[31:0]mul;assignmul=a*b;endmodule〔3〕仿真代碼：16位同步加法器：moduleadder_tb;reg[15:0]a,b;regc;wire[15:0]sum;wirecout;initialbegina=8;b=8;c=1;endinitialbeginendadderU2(.a(a),.b(b),.c(c),.cout(cout),.sum(sum));endmodule16位同步乘法器：modulemultiplier_tb;reg[15:0]a,b;wire[31:0]mul;initialbegin

a=3;b=8;endinitialbegin#10a=100;#15b=100;endmultiplierU1(.a(a),.b(b),.mul(mul));endmodule題目8.將下面的狀態(tài)轉(zhuǎn)移圖用VerilogHDL描述。在圖中，狀態(tài)機(jī)的輸入只與狀態(tài)的跳轉(zhuǎn)有關(guān)，與狀態(tài)機(jī)的輸出無關(guān)，因此該狀態(tài)機(jī)為摩爾型狀態(tài)機(jī)。下面為三段式描述方式。解答：程序代碼：modulehomework8(clk,out,step,clr);output[2:0]out;inputstep,clk,clr;reg[2:0]out;reg[1:0]state,next_state;always@(posedgeclk)state<=next_state;always@(stateorclr)if(clr)next_state<=0;elsecase(state)2'b00:case(step)1'b0:beginnext_state<=2'b00;out<=3'b001;end1'b1:beginnext_state<=2'b01;out<=3'b001;endendcase2'b01:beginout<=3'b010;next_state<=2'b10;end2'b10:case(step)1'b0:beginnext_state<=2'b00;out<=3'b100;end1'b1:beginnext_state<=2'b11;out<=3'b100;endendcase2'b11:case(step)1'b0:beginnext_state<=2'b11;out<=3'b111;end1'b1:beginnext_state<=2'b00;out<=3'b111;endendcaseendcaseendmodule仿真代碼：modulehomework8_tb;regclk,step,clr;wire[3:0]out;always#5clk=~clk;initialbeginclk=0;clr=1;step=1;endinitialbegin#5clr=0;#10step=0;#10step=1;endhomework8U1(clk,out,step,clr);endmodule路徑最小值〔min〕典型值〔type〕最大值〔max〕a_sa_y101214s_sO_sa_y151719

s_sb_y11s_sb_y11b_sb_y1013151214解答：程序代碼modulea(a,s,b,y,s0);inputa,b,s,s0;outputy;assigny=(s&&b)||(s0&&a);specify(a=>y)=(10,12,14);(b=>y)=(10,12,14);(s=>y)=(11,13,15);(s0=>y)=(11,13,15);endspecifyendmodulemoduleb(a,s,b,y);inputs,a,s,b;outputy;wires0;not#(4)U1(s0,s);delay_doorU2(a,s,b,y,s0);endmodule題目10.設(shè)計(jì)一個(gè)8位數(shù)字顯示的簡易頻率計(jì)。要求：能夠測(cè)試10Hz~10MHz方波信號(hào)；電路輸入的基準(zhǔn)時(shí)鐘為1Hz,要求測(cè)量值以8421BCD碼形式輸出;系統(tǒng)有復(fù)位鍵；④采用分層次分模塊的方法，用VerilogHDL進(jìn)行設(shè)計(jì)。解答：程序代碼modulex;regstandard_clk;regtest_clk;wire[7:0]out;regreset;initialbeginreset=0;test_clk=0;standard_clk=0;endinitial#15reset=1;always#1test_clk=~test_clk;always#10standard_clk=~standard_clk;aU1(.reset(reset),.test_clk(test_clk),.standard_clk(standard_clk),.ratio_final(out));endmodulemodulea(reset,test_clk,standard_clk,ratio_final);inputreset,test_clk,standard_clk;output[7:0]ratio_final;wiremul_clk;wirereset_comp;wire[7:0]ratio_start;andU0(reset_comp,reset,standard_clk);tU1(.ain(test_clk),.din(standard_clk),.mul(mul_clk));wU2(.clk(mul_clk),.count(ratio_start),.reset(reset_comp));cU3(.ratio_start(ratio_start),.ratio_final(ratio_final));endmodulemodulew(clk,count,reset);inputclk,reset;outputcount;parameterbit=8;reg[bit-1:0]count;always@(posedgeclkornegedgereset)if(!reset)count<=8'b00000000;elsecount<=count+1;endmodulemodulet(ain,din,mul);parameterwidth=1;input[width-1:0]ain,din;output[width*2-1:0]mul;assignmul=ain*din;endmodulemodulec(ratio_start,ratio_final);input[7:0]ratio_start;output[7:0]ratio_final;assignratio_final=2*ratio_start;endmodule題目11.用VerilogHDL設(shè)計(jì)一個(gè)4位LED顯示器的動(dòng)態(tài)掃描譯碼電路。要求:4個(gè)七段顯示器共用一個(gè)譯碼驅(qū)動(dòng)電路；顯示的數(shù)碼管清晰明亮，無閃爍現(xiàn)象發(fā)生。解答：modulea(out,in);outputout;inputin;reg[6:0]out;wire[3:0]in;always@(in)begincase(in)4'd0:out=7'b1111110;4'd1:out=7'b0110000;4'd2:out=7'b1101101;4