在系統(tǒng)可編程技術(shù)與應(yīng)用PLD1課件

在系統(tǒng)可編程技術(shù)與應(yīng)用PLD2023/7/16在系統(tǒng)可編程技術(shù)與應(yīng)用PLD[1]2.1可編程邏輯器件的表示法、基本結(jié)構(gòu)

2.1.1可編程邏輯器件的表示法電路符號表示：表2–1電路符號表示在系統(tǒng)可編程技術(shù)與應(yīng)用PLD[1]圖2–1PLD緩沖器表示法

1.

PLD緩沖器表示法

在系統(tǒng)可編程技術(shù)與應(yīng)用PLD[1]圖2–2

與門表示法由于PLD陣列規(guī)模較大，因此采用簡化方法：

豎線：為一組輸入信號，與橫線交叉點(diǎn)的狀態(tài)表示輸入信號是否接到輸入端。2.

PLD與門表示法在系統(tǒng)可編程技術(shù)與應(yīng)用PLD[1]3.PLD連接法“·”：表示固定連接，不能通過編程改變；“×”：表示可編程連接，可以通過編程將其斷開；既無“·”也無“×”：表示斷開。圖2–3PLD連接法在系統(tǒng)可編程技術(shù)與應(yīng)用PLD[1]圖2–4PLD中與陣列的表示

與門乘積項(xiàng)4.PLD中與陣列的表示

在系統(tǒng)可編程技術(shù)與應(yīng)用PLD[1]5.PLD中或陣列的表示或門或項(xiàng)圖2–5PLD中或陣列的表示

在系統(tǒng)可編程技術(shù)與應(yīng)用PLD[1]圖2–6

與門的省缺情況6.與門的省缺情況在系統(tǒng)可編程技術(shù)與應(yīng)用PLD[1]2.1.2可編程邏輯器件的基本結(jié)構(gòu)

圖2–7

PLD的基本結(jié)構(gòu)圖輸入電路與陣列輸出電路或陣列輸入項(xiàng)乘積項(xiàng)或項(xiàng)輸入輸出

PLD的基本結(jié)構(gòu)如圖2–7所示，它由輸入電路、與陣列、或陣列、輸出電路四部分組成。在系統(tǒng)可編程技術(shù)與應(yīng)用PLD[1]PLD的基本結(jié)構(gòu)圖輸入電路與陣列輸出電路或陣列輸入項(xiàng)乘積項(xiàng)或項(xiàng)輸入輸出輸入緩沖電路用以產(chǎn)生輸入變量的原變量和反變量，并提供足夠的驅(qū)動能力。輸入緩沖電路(a)一般畫法(b)PLD中的習(xí)慣畫法(a)(b)AAAAAA1.輸入電路在系統(tǒng)可編程技術(shù)與應(yīng)用PLD[1]由多個多輸入與門組成，用以產(chǎn)生輸入變量的各乘積項(xiàng)。例如

CABCCABBAW7=ABCABCW0=與陣列PLD的基本結(jié)構(gòu)圖輸入電路與陣列輸出電路或陣列輸入項(xiàng)乘積項(xiàng)或項(xiàng)輸入輸出2.與陣列在系統(tǒng)可編程技術(shù)與應(yīng)用PLD[1]由多個多輸入與門組成，用以產(chǎn)生輸入變量的各乘積項(xiàng)。PLD的基本結(jié)構(gòu)圖輸入電路與陣列輸出電路或陣列輸入項(xiàng)乘積項(xiàng)或項(xiàng)輸入輸出CABCCABBAW7=ABCABCW0=●●●●●●與陣列的

PLD

習(xí)慣畫法2.與陣列在系統(tǒng)可編程技術(shù)與應(yīng)用PLD[1]由圖可得Y1=ABC+ABC+ABCY2=ABC+ABCY3=ABC+ABC例如

ABC●●●Y3Y2Y1●●●●●●●●●●●●●與陣列或陣列PLD的基本結(jié)構(gòu)圖輸入電路與陣列輸出電路或陣列輸入項(xiàng)乘積項(xiàng)或項(xiàng)輸入輸出由多個多輸入或門組成，用以產(chǎn)生或項(xiàng)，即將輸入的某些乘積項(xiàng)相加。3.或陣列在系統(tǒng)可編程技術(shù)與應(yīng)用PLD[1]PLD的基本結(jié)構(gòu)圖輸入電路與陣列輸出電路或陣列輸入項(xiàng)乘積項(xiàng)或項(xiàng)輸入輸出

PLD的輸出回路因器件的不同而有所不同，但總體可分為固定輸出和可組態(tài)輸出兩大類。4.輸出電路在系統(tǒng)可編程技術(shù)與應(yīng)用PLD[1]PLD的基本結(jié)構(gòu)組成功能輸入電路輸入緩沖器產(chǎn)生輸入變量的原變量和反變量與陣列與門陣列產(chǎn)生輸入變量的與項(xiàng)(乘積項(xiàng))或陣列或門陣列將與陣列輸出的乘積項(xiàng)有選擇的進(jìn)行或運(yùn)算，形成與或式，實(shí)現(xiàn)各種與、或結(jié)構(gòu)的函數(shù)輸出電路三態(tài)門寄存器產(chǎn)生輸出信號，提供反饋信號表2–2PLD的基本結(jié)構(gòu)在系統(tǒng)可編程技術(shù)與應(yīng)用PLD[1]PLD的基本結(jié)構(gòu)電路主體是“與陣列”和“或陣列”，從輸出端可得到輸入變量的乘積項(xiàng)之和，因此可實(shí)現(xiàn)任何組合邏輯函數(shù)。再配以觸發(fā)器，就可實(shí)現(xiàn)時(shí)序邏輯函數(shù)。在系統(tǒng)可編程技術(shù)與應(yīng)用PLD[1]類型與陣列或陣列輸出電路PROM(可編程ROM)固定可編程固定FPLA(FieldProgrammableLogicArray)可編程邏輯陣列可編程可編程固定PAL(ProgrammableArrayLogic)可編程陣列邏輯可編程固定固定GAL(GeneticArrayLogic)通用陣列邏輯可編程固定可組態(tài)PLD結(jié)構(gòu)匯總表表2–3PLD結(jié)構(gòu)匯總表在系統(tǒng)可編程技術(shù)與應(yīng)用PLD[1]1.PROM結(jié)構(gòu)

圖2–8PROM結(jié)構(gòu)

在系統(tǒng)可編程技術(shù)與應(yīng)用PLD[1]2.FPLA結(jié)構(gòu)

圖2–9基本的FPLA結(jié)構(gòu)

在系統(tǒng)可編程技術(shù)與應(yīng)用PLD[1]2.

可編程邏輯陣列FPLAFPLA的與陣列及或陣列均是可編程的，其靈活性較大，但也帶來編程困難、價(jià)格較高的問題。FPLA器件一般采用熔絲工藝，一次編程后，不能再改寫，給使用者帶來不方便，而且一旦選用了某種FPLA電路。其輸出和反饋結(jié)構(gòu)也就固定下來，不能再作改動。在系統(tǒng)可編程技術(shù)與應(yīng)用PLD[1]3.PAL結(jié)構(gòu)

圖2–10PAL結(jié)構(gòu)

在系統(tǒng)可編程技術(shù)與應(yīng)用PLD[1]3.可編程陣列邏輯PAL雙極型工藝制作，熔絲編程方式。與陣列可編程，或陣列固定。通過對與邏輯陣列編程可以獲得不同形式的組合邏輯函數(shù)。常見的PAL器件中，輸入變量最多的可達(dá)20個，與陣列的乘積項(xiàng)有80個，或邏輯陣列輸出端最多有10個，每個或門的輸入端最多達(dá)到16個。。PAL工作速度高，價(jià)格較便宜。在系統(tǒng)可編程技術(shù)與應(yīng)用PLD[1]4.通用陣列邏輯G