數(shù)字系統(tǒng)設(shè)計與Verilog課件第3章

第3章QuartusII集成開發(fā)工具基于QuartusII進行EDA設(shè)計開發(fā)的流程

3.1QuartusII原理圖設(shè)計1.為本項工程設(shè)計建立文件夾

2.輸入設(shè)計項目和存盤元件輸入對話框

3.將設(shè)計項目設(shè)置成可調(diào)用的元件將所需元件全部調(diào)入原理圖編輯窗并連接好

4.設(shè)計全加器頂層文件

連接好的全加器原理圖f_adder.bdf

5.將設(shè)計項目設(shè)置成工程和時序仿真f_adder.bdf工程設(shè)置窗

5.將設(shè)計項目設(shè)置成工程和時序仿真加入本工程所有文件

5.將設(shè)計項目設(shè)置成工程和時序仿真

全加器工程f_adder的仿真波形

3.2QuartusII的優(yōu)化設(shè)置

1.Setting設(shè)置

在QuartusII軟件菜單欄中選擇“Assignments”中的“Setting…”就可打開一個設(shè)置控制對話框?？梢允褂肧etting對話框?qū)こ?、文件、參?shù)等進行修改，還可設(shè)置編譯器、仿真器、時序分析、功耗分析等等。

Settings對話框2.分析與綜合設(shè)置Analysis&SynthesisSettings項中包含有四個項目：VHDLInputVerilogHDLInputDefaultParametersSynthesisNetlistOptimization作為QuartusII的編譯模塊之一，Analysis&Synthesis包括QuarutsIIIntegratedSynthesis集成綜合器，完全支持VHDL和VerilogHDL語言，并提供控制綜合過程的選項。支持Verilog-1995標(biāo)準(zhǔn)（IEEE標(biāo)準(zhǔn)1364-1995）和大多數(shù)Verilog-2001標(biāo)準(zhǔn)（IEEE1364-2001），還支持VHDL1987標(biāo)準(zhǔn)（IEEE標(biāo)準(zhǔn)1076-1987）和VHDL1993標(biāo)準(zhǔn)（IEEE標(biāo)準(zhǔn)1076-1993）。3.優(yōu)化布局布線

Setting對話框的FitterSettings頁指定控制時序驅(qū)動編譯和編譯速度的選擇，如下圖所示。

FitterSettings選項頁moreFitterSettings選項頁

在CompilationReport中查看適配結(jié)果

在TimingClosureFloorplan中查看適配結(jié)果

在ChipEditor中查看適配結(jié)果3.3QuartusII的時序分析

全程編譯前時序條件設(shè)置界面

“MoreSettings…”中的設(shè)置

時序分析結(jié)果

3.4基于宏功能模塊的設(shè)計

Megafunction庫是Altera提供的參數(shù)化模塊庫。從功能上看，可以把Megafunction庫中的元器件分為：算術(shù)運算模塊（arithmetic）邏輯門模塊（gates）儲存模塊（storage）IO模塊（I/O）3.4.1乘法器模塊算數(shù)運算模塊庫

參數(shù)化乘法器lpm_mult宏功能模塊的基本參數(shù)表lpm_mult（1）調(diào)用lpm_mult（2）lpm_mult參數(shù)設(shè)置輸入輸出位寬設(shè)置乘法器類型設(shè)置（3）編譯仿真8位有符號乘法器電路功能仿真波形3.4.3

計數(shù)器模塊計數(shù)器輸出端口寬度和計數(shù)方向設(shè)置

計數(shù)器模和控制端口設(shè)置

更多控制端口設(shè)置模24方向可控計數(shù)器電路lpm_counter計數(shù)器功能仿真波形

參數(shù)化鎖相環(huán)宏模塊altpll以輸入時鐘信號作為參考信號實現(xiàn)鎖相，從而輸出若干個同步倍頻或者分頻的片內(nèi)時鐘信號。與直接來自片外的時鐘相比，片內(nèi)時鐘可以減少時鐘延遲，減小片外干擾，還可改善時鐘的建立時間和保持時間，是系統(tǒng)穩(wěn)定工作的保證。不同系列的芯片對鎖相環(huán)的支持程度不同，但是基本的參數(shù)設(shè)置大致相同，下面便舉例說明altpll的應(yīng)用。3.4.5鎖相環(huán)模塊（1）輸入altpll宏功能模塊選擇芯片和設(shè)置參考時鐘

鎖相環(huán)控制信號設(shè)置

輸入時鐘設(shè)置（2）編譯和仿真鎖相環(huán)電路功能仿真波形

ROM（ReadOnlyMemory，只讀存儲器）是存儲器的一種，利用FPGA可以實現(xiàn)ROM的功能，但其不是真正意義上的ROM，因為FPGA器件在掉電后，其內(nèi)部的所有信息都會丟失，再次工作時需要重新配置。QuartusII提供的參數(shù)化ROM是lpm_rom，下面用一個乘法器的例子來說明它的使用方法，這個例子使用lpm_rom構(gòu)成一個4位×4位的無符號數(shù)乘法器，利用查表方法完成乘法功能。3.4.6

存儲器模塊數(shù)據(jù)線、地址線寬度設(shè)置

控制端口設(shè)置添加.mif文件

如下圖所示是基于ROM實現(xiàn)的4位×4位的無符號數(shù)乘法器電路圖，其參數(shù)設(shè)置為：LPM_WIDTH=8LPM_WIDTHAD=8LPM_FILE=mult_rom.mif仿真結(jié)果3.4.7

其他模塊

Maxplus2庫主要由74系列數(shù)字集成電路組成，包括時序電路宏模塊和運算電路宏模塊兩大類，其中時序電路宏模塊包括觸發(fā)器、鎖存器、計數(shù)器、分頻器、多路復(fù)用器和移位寄存器，運算電路宏模塊包括邏輯預(yù)算模塊、加法器、減法器、乘法器、絕對值運算器、數(shù)值比較器、編譯碼器和奇偶校驗器。對于這些小規(guī)模的集成電路，在數(shù)字電路課程中有詳細的介紹。他們的調(diào)入方法和Megafunction庫中的宏模塊是一樣的，只是端口和參數(shù)無法設(shè)置。計數(shù)器74161設(shè)計舉例

模10計數(shù)器仿真結(jié)果模10計數(shù)器仿真波形3.1基于QuartusII軟件，用D觸發(fā)器設(shè)計一個2分頻電路，并做波形仿真，在此基礎(chǔ)上，設(shè)計一個4分頻和8分頻電路，做波形仿真。

。3.2基于QuartusII軟件，用7490設(shè)計一個能計時（12小時）、計分（60分）和計秒（60秒）的簡單數(shù)字鐘電路。設(shè)計過程如下：（1）先用QuartusII的原理圖輸入方式，用7490連接成包含進位輸出的模60的計數(shù)器，并進行仿真，如果功能正確，則將其生成一個部件；（2）將7490連接成模12的計數(shù)器，進行仿真，如果功能正確，也將其生成一個部件；（3）將以上兩個部件連接成為簡單的數(shù)字鐘電路，能計時、計分和計秒，計滿12小時后系統(tǒng)清0重新開始計時。（4）在實現(xiàn)上述功能的基礎(chǔ)上可以進一步增加其它功能，比如校時功能，能隨意調(diào)整小時、分鐘信號，增加整點報時功能等。

習(xí)題33.3基于QuartusII軟件，用74161設(shè)計一個模99的計數(shù)器，個位和十位都采用8421BCD碼的編碼方式設(shè)計，分別用置0和置1兩種方法實現(xiàn)，完成原理圖設(shè)計輸入、編譯、仿真和下載整個過程。

3.4基于QuartusII軟件，用7490設(shè)計一個模71計數(shù)器，個位和十位都采用8421BCD碼的編碼方式設(shè)計，完成原理圖設(shè)計輸入、編譯、仿真和下載整個過程。

3.5基于QuartusII，用74283（4位二進制全加器）設(shè)計實現(xiàn)一個8位全加器，并進行綜合和仿真，查看綜合結(jié)果和仿真結(jié)果。

習(xí)題

3.6基于QuartusII，用74194（4位雙向移位寄存器）設(shè)計一個“00011101”序列產(chǎn)生器電路，進行編譯和仿真，查看仿真結(jié)果。

3.7基于QuartusII軟件，用D觸發(fā)器和適當(dāng)?shù)拈T電路實現(xiàn)一個輸出長度為15的m序列產(chǎn)生器，進行編譯和仿真，查看仿真結(jié)果。

習(xí)題

經(jīng)常不斷地學(xué)習(xí),你就什么都知道。你知道得越多,你就越有力量StudyConstantly,AndYouWillKno