西電電子信息系統(tǒng)綜合實驗報告

電子信息系統(tǒng)綜合實驗報告班級：姓名：學(xué)號：目錄實驗?zāi)康?3實驗內(nèi)容 3實驗步驟 4FPGA實驗——流水燈 4MATLAB實驗——復(fù)雜噪聲產(chǎn)生實驗 10FPGA實驗——噪聲產(chǎn)生及正弦信號產(chǎn)生 11MATLAB實驗——數(shù)字下變頻及匹配濾波 18DSP實驗——匹配濾波 19DSP實驗——中端閃燈 20DSP實驗——單頻信號產(chǎn)生 25DSP實驗——二相編碼信號產(chǎn)生 25DSP實驗——線性調(diào)頻信號產(chǎn)生 26FPGA實驗——數(shù)字下變頻實驗 26實驗結(jié)果及分析 28FPGA實驗——流水燈 28MATLAB實驗——復(fù)雜噪聲產(chǎn)生實驗 29FPGA實驗——噪聲產(chǎn)生及正弦信號產(chǎn)生 31MATLAB實驗——數(shù)字下變頻及匹配濾波 31DSP實驗——匹配濾波 33DSP實驗——中端閃燈 33DSP實驗——單頻信號產(chǎn)生 34DSP實驗——二相編碼信號產(chǎn)生 34DSP實驗——線性調(diào)頻信號產(chǎn)生 34FPGA實驗——數(shù)字下變頻實驗 34DSP實驗——鏈路口測試實驗 35實驗總結(jié) 35實驗分工 35參考資料 35分配引腳：根據(jù)相關(guān)原理圖，對管腳進(jìn)行分配，詳細(xì)分配如下表所示：屬性連接到FPGA上的管腳實際電路led[3]OutputPIN_126連接到HL5led[2]OutputPIN_127連接到HL4led[1]OutputPIN_128連接到HL3led[0]OutputPIN_129連接到HL2rst_nInput接高電平sw1InputPIN_47連接到撥碼開關(guān)sys_clkInputPIN_16接40M時鐘按照如上所示的連接：編譯程序，連接下載器到電路板，將程序燒寫進(jìn)FPGA中。MATLAB實驗——復(fù)雜噪聲產(chǎn)生實驗1. 服從高斯（Guass）分布的熱噪聲（隨機(jī)序列）Matlab7.0本身自帶了標(biāo)準(zhǔn)高斯分布的內(nèi)部函數(shù)randn，調(diào)用格式如下:Y=randn(n)Y=randn(m,n)Y=randn([mn])Y=randn(size(A))s=randn('state')randn函數(shù)產(chǎn)生的隨機(jī)序列服從均值為m=0，方差σ2＝1的高斯分布。Y=randn(n)產(chǎn)生的是一個n×n的隨機(jī)序列矩陣，而Y=randn(m,n)和Y=randn([mn])產(chǎn)生的m×n的隨機(jī)序列矩陣，Y=randn(size(A))產(chǎn)生的是大小與矩陣A同樣大小的隨機(jī)序列矩陣。s=randn('state')返回的是一個具有兩個元素的向量，該向量顯示的是當(dāng)前正態(tài)隨機(jī)數(shù)產(chǎn)生器的狀態(tài)。randn('state',s)指令可以將產(chǎn)生器的狀態(tài)設(shè)置到s，而randn('state',0)則可以將正態(tài)隨機(jī)數(shù)產(chǎn)生器的狀態(tài)恢復(fù)到初始狀態(tài)。2.服從均勻分布的熱噪聲（隨機(jī)序列）可以先產(chǎn)生一個服從（0-1）單位均勻分布的信號，然后再將其經(jīng)過上式的變換，就可以得到一個服從（a-b）均勻分布的信號了。同樣Matlab本身也自帶了（0-1）單位均勻分布的內(nèi)部函數(shù)rand，格式如下:Y=rand(n)Y=rand(m,n)Y=rand([mn])Y=rand(size(A))s=rand('state')rand函數(shù)產(chǎn)生的隨機(jī)序列服從（0-1）單位均勻分布。Y=rand(n)產(chǎn)生的是一個n×n的隨機(jī)序列矩陣，而Y=rand(m,n)和Y=rand([mn])產(chǎn)生的m×n的隨機(jī)序列矩陣，Y=rand(size(A))產(chǎn)生的是大小與矩陣A同樣大小的隨機(jī)序列矩陣。s=rand('state')返回的是一個具有兩個元素的向量，該向量顯示的是當(dāng)前（0-1）單位均勻隨機(jī)數(shù)產(chǎn)生器的狀態(tài)。rand('state',s)指令可以將產(chǎn)生器的狀態(tài)設(shè)置到s，而rand('state',0)則可以將（0-1）單位均勻分布隨機(jī)數(shù)產(chǎn)生器的狀態(tài)恢復(fù)到初始狀態(tài)。可以寫出服從（a-b）均勻分布的隨機(jī)序列的產(chǎn)生程序，如下：a=2;%（a-b）均勻分布下限b=3;%（a-b）均勻分布上限fs=1e7;%采樣率，單位：Hzt=1e-3;%隨機(jī)序列長度，單位：sn=t*fs;rand('state',0);%把均勻分布偽隨機(jī)發(fā)生器置為0狀態(tài)u=rand(1,n);%產(chǎn)生（0-1）單位均勻信號x=(b-a)*u+a;%廣義均勻分布與單位均勻分布之間的關(guān)系subplot(2,1,1),plot(x),title('均勻分布信號');%輸出信號圖subplot(2,1,2),hist(x,a:0.02:b),title('均勻分布信號直方圖');%輸出信號的直方圖3.服從指數(shù)分布的熱噪聲（隨機(jī)序列）先產(chǎn)生一個服從（0-1）單位分布的信號，然后再將其經(jīng)過指數(shù)變換，就可以得到一個服從參數(shù)為λ的指數(shù)分布的信號了。4.服從瑞利（Rayleigh）分布的熱噪聲（隨機(jī)序列）先產(chǎn)生一個服從（0-1）分布的信號，然后再經(jīng)過變換，可以得到一個服從瑞利（Rayleigh）分布的信號了。產(chǎn)生瑞利分布的熱噪聲實現(xiàn)程序如下sigma=2;%瑞利分布參數(shù)sigma;t=1e-3;%雜波時間長度fs=1e7;%采樣率t1=0:1/fs:t-1/fs;n=length(t1);rand('state',0);%把均勻分布偽隨機(jī)發(fā)生器置為0狀態(tài)u=rand(1,n);x=sqrt(2*log2(1./u))*sigma;%產(chǎn)生瑞利分布信號1subplot(2,1,1),plot(x),title('瑞利分布噪聲'),xlabel('t(單位：s)');%輸出信號圖subplot(2,1,2),hist(x,0:0.1:10),title('瑞利分布信號直方圖');%輸出信號的直方圖FPGA實驗——噪聲產(chǎn)生及正弦信號產(chǎn)生管腳在FPGA上的分配FPGA上的連接管腳說明clkPIN_1640M2系統(tǒng)時鐘40Mda_clkPIN_79DACLKDA的工作時鐘一般為60Mout[0]PIN_69DATA0需DA轉(zhuǎn)換的10位數(shù)字信號的第0位out[1]PIN_70DATA1需DA轉(zhuǎn)換的10位數(shù)字信號的第1位out[2]PIN_71DATA2需DA轉(zhuǎn)換的10位數(shù)字信號的第2位out[3]PIN_72DATA3需DA轉(zhuǎn)換的10位數(shù)字信號的第3位out[4]PIN_73DATA4需DA轉(zhuǎn)換的10位數(shù)字信號的第4位out[5]PIN_74DATA5需DA轉(zhuǎn)換的10位數(shù)字信號的第5位out[6]PIN_75DATA6需DA轉(zhuǎn)換的10位數(shù)字信號的第6位out[7]PIN_76DATA7需DA轉(zhuǎn)換的10位數(shù)字信號的第7位out[8]PIN_77DATA8需DA轉(zhuǎn)換的10位數(shù)字信號的第8位out[9]PIN_78DATA9需DA轉(zhuǎn)換的10位數(shù)字信號的第9位計數(shù)器模塊：Rom模塊：選中信號q，右擊鼠標(biāo)，彈出下拉列表DisplayFormat->AnalogWaveform選中后，彈出對話框：將其值改為5后即可得到下圖MATLAB實驗——數(shù)字下變頻及匹配濾波1.用波形產(chǎn)生板產(chǎn)生一個重頻周期為1ms，中心頻率為10M，帶寬為200k—2M，時寬為60us的線性調(diào)頻脈沖信號；2.用MATLAB語言產(chǎn)生高斯白噪聲信號；3.利用信號處理板對波形產(chǎn)生板產(chǎn)生的信號進(jìn)行實時采集，并與前面產(chǎn)生的噪聲數(shù)據(jù)進(jìn)行疊加后，用數(shù)字信號處理算法進(jìn)行處理，并將處理結(jié)果實時輸出到D/A，在示波器上查看處理結(jié)果；4.調(diào)解波形產(chǎn)生電路板所產(chǎn)生信號的幅度，連續(xù)運行，利用示波器查看不同輸入信噪比情況下系統(tǒng)的輸出用MATLAB中產(chǎn)生適當(dāng)?shù)牡木€性調(diào)頻信號，并對其進(jìn)行數(shù)字正交解調(diào)，得到I，Q兩路數(shù)據(jù)，同時生成匹配濾波器系數(shù)、FFT和IFFT蝶形運算系數(shù)，并將這些數(shù)據(jù)和系數(shù)保存為dat數(shù)據(jù)文件。在DSP程序中加載I，Q兩路數(shù)據(jù)，并對其進(jìn)行匹配濾波，利用集成開發(fā)環(huán)境提供的畫圖功能觀察匹配濾波的結(jié)果。具體實驗步驟如下：(1)用MATLAB產(chǎn)生中心頻率為10MHz，帶寬為200KHz，脈沖寬度為60us的線性調(diào)頻信號，對其進(jìn)行正交解調(diào)，采樣頻率為8MHz，得到I，Q兩路數(shù)據(jù)，并將數(shù)據(jù)保存為idata.dat和qdata.dat；(2)利用MATLAB生成FFT和IFFT的蝶形運算系數(shù)，分別保存為twid1k.dat和itwid1k.dat；(3)由I，Q兩路數(shù)據(jù)生成復(fù)信號，在MATLAB中對其進(jìn)行Fourier變換，再進(jìn)行共軛和數(shù)據(jù)反轉(zhuǎn)，得到匹配濾波器系數(shù)并保存為LFM_para.dat；(4)按照圖5.22所示匹配濾波器實現(xiàn)方案，在MATLAB中對上述信號進(jìn)行匹配濾波，并對結(jié)果進(jìn)行分析；DSP實驗——匹配濾波本實驗要求學(xué)生掌握脈沖壓縮與匹配濾波的基本原理，理解雷達(dá)系統(tǒng)的距離分辨率、作用距離、平均功率、峰值功率、多普勒頻率、信號時寬帶寬積等概念。學(xué)習(xí)FFT、濾波器設(shè)計、匹配濾波等數(shù)字信號處理流程和設(shè)計方法，利用DSP實現(xiàn)對模擬I、Q兩路回波信號的匹配濾波，并對實驗結(jié)果進(jìn)行分析。具體目標(biāo)：(1)結(jié)合實驗，對雷達(dá)回波的匹配濾波算法原理有進(jìn)一步的了解和認(rèn)識；(2)掌握數(shù)字濾波器、FFT、相關(guān)處理、匹配濾波等數(shù)字信號處理的DSP實現(xiàn)方法。特別是通過實驗，掌握FFT算法是如何實時快速，加強(qiáng)對蝶形結(jié)構(gòu)的理解。并利用DSP平臺，用ADSP-TS101匯編語言實現(xiàn)這些處理算法；(3)通過實驗，進(jìn)一步加強(qiáng)對這些常用的數(shù)字信號處理算法的理解和認(rèn)識，并與數(shù)字信號處理理論課程的講解進(jìn)行對比，從感性上進(jìn)一步熟悉這些算法的本質(zhì)和對不同信號的處理結(jié)果；(4)通過實驗，進(jìn)一步熟悉DSP(TS101)的DMA數(shù)據(jù)傳輸和鏈路口通信方式，并能有效的對其外部接口進(jìn)行控制設(shè)計；(5)進(jìn)一步熟悉TS101的指令系統(tǒng)，能對處理算法進(jìn)行修改。匹配濾波器是指濾波器的性能與信號的頻率特性相一致，使濾波器輸出端的信號瞬時功率與噪聲平均功率的比值最大。即當(dāng)信號與噪聲同時進(jìn)入濾波器時，它使信號成分在某一瞬間出現(xiàn)尖峰值，而噪聲成分受到抑制。假設(shè)雷達(dá)發(fā)射信號（基帶信號）為，其頻譜為，那么匹配濾波器的頻率響應(yīng)和沖激響應(yīng)分別可表示為：可見，匹配濾波器只與發(fā)射信號本身有關(guān)，可以最大程度地提高信噪比。匹配濾波的實現(xiàn)方案如圖5.23所示。輸入信號為模擬I,Q兩路復(fù)信號，對其進(jìn)行FFT，得到頻率復(fù)信號，再與匹配濾波器系統(tǒng)相乘，最后進(jìn)行IFFT，得到匹配濾波結(jié)果。圖5.23匹配濾波的實現(xiàn)方案用MATLAB中產(chǎn)生適當(dāng)?shù)牡木€性調(diào)頻信號，并對其進(jìn)行數(shù)字正交解調(diào)，得到I，Q兩路數(shù)據(jù)，同時生成匹配濾波器系數(shù)、FFT和IFFT蝶形運算系數(shù)，并將這些數(shù)據(jù)和系數(shù)保存為dat數(shù)據(jù)文件。在DSP程序中加載I，Q兩路數(shù)據(jù)，并對其進(jìn)行匹配濾波，利用集成開發(fā)環(huán)境提供的畫圖功能觀察匹配濾波的結(jié)果。具體實驗步驟如下：(1)用MATLAB產(chǎn)生中心頻率為10MHz，帶寬為200KHz，脈沖寬度為60us的線性調(diào)頻信號，對其進(jìn)行正交解調(diào)，采樣頻率為8MHz，得到I，Q兩路數(shù)據(jù)，并將數(shù)據(jù)保存為idata.dat和qdata.dat；(2)利用MATLAB生成FFT和IFFT的蝶形運算系數(shù)，分別保存為twid1k.dat和itwid1k.dat；(3)由I，Q兩路數(shù)據(jù)生成復(fù)信號，在MATLAB中對其進(jìn)行Fourier變換，再進(jìn)行共軛和數(shù)據(jù)反轉(zhuǎn)，得到匹配濾波器系數(shù)并保存為LFM_para.dat；(4)按照圖5.22所示匹配濾波器實現(xiàn)方案，在MATLAB中對上述信號進(jìn)行匹配濾波，并對結(jié)果進(jìn)行分析；(5)編寫FPGA程序，配置DSP工作所需的信號，參考5.3節(jié)圖5.18；(6)在VisualDSP++中，新建工程TSdsp1，選擇session：ADSP-TS101TigherSharcCycleaccurateSimulatorplatform，編寫DSP1程序：開辟存儲區(qū)加載濾波器系數(shù)和蝶形系數(shù)（例如加載蝶形系數(shù).vartwidik[1024]=”twid1k.dat”），注意各子程序的入口及出口寄存器。主程序的流程為：先把I，Q兩路信號組成一個復(fù)信號，進(jìn)行FFT變換，然后與匹配濾波系數(shù)相乘，然后進(jìn)行IFFT變換，最后對匹配濾波結(jié)果求模。(7)編譯工程文件，在idle處設(shè)置斷點，運行至斷點處，觀察匹配濾波的結(jié)果。在VisualDSP++中，新建工程TSdsp1，編寫DSP程序，并將上述五個dat數(shù)據(jù)文件保存在工程TSdsp1的根目錄下。DSP實驗——中端閃燈利用波形產(chǎn)生信號板，結(jié)合FPGA編程技術(shù)和程序編程器，編寫測試ADSP21065L和FPGA之間硬件連接的應(yīng)用程序，同時完成應(yīng)用程序的加載和脫機(jī)操作，在信號指示燈“HL2”上產(chǎn)生可調(diào)周期的脈沖信號，“點亮”與“熄滅”指示燈HL2。實驗步驟：1．熟悉電路圖，清楚波形產(chǎn)生電路板ADSP21065L與可編程FPGA器件之間的連接關(guān)系。2．編寫FPGA程序（內(nèi)部已編好）。在FPGA內(nèi)部將ADSP21065L的標(biāo)志引腳FLAG11（引腳號26）設(shè)置為輸出，作為FPGA的輸入信號，在FPGA內(nèi)部編程將該信號直接輸出在發(fā)FPGA的37引腳號上，設(shè)置37引腳為輸出信號，驅(qū)動板上的HL2LED指示燈；3．啟動VisualDsp++4.5,選擇project工程選項菜單，創(chuàng)建一個名稱為Test.dpj的工程文件，選擇處理器的型號為ADSP-21065L；4．新建一個源文件，將程序復(fù)制進(jìn)去，然后保存，文件的后綴名為.asm。5．添加剛剛保存的源文件。點擊AddFile(s)toFolder...,將.asm文件添加進(jìn)去。 6．產(chǎn)生鏈接文件。之后會出現(xiàn)下面的窗口：7．點擊編譯按鈕進(jìn)行編譯。發(fā)現(xiàn)編譯失敗，通過修改程序使得最后編譯成功。8．編譯成功后，進(jìn)行編程器設(shè)置。點擊session里的newsession，出來下圖的窗口：Processor類型為SHARC，處理器為ADSP-21065L。然后next選擇Emulator硬件仿真，next，下面要特別注意：如果你的編程器接口是usb類型的請選擇HPUSB-ICE如果你的編程器接口是pci類型的請選擇HPPCI-ICE選完后完成。此時SelectSession會出現(xiàn)ADSP-21065LviaHPUSB-ICE的選擇項。9．將編程器與板子連接，進(jìn)行加電。給板子加電，打開電源。然后將編程器選通，如果編程器是usb的，則選擇SessionSelectSessionADSP-21065LviaHPUSB-ICE的選擇項。然后進(jìn)行編譯，編譯完成后運行，會發(fā)現(xiàn)HL2燈的閃動。10．實驗完成后，應(yīng)該先將仿真模式切換成軟件仿真，如圖，然后再將編程器的接口拔出板子。DSP實驗——單頻信號產(chǎn)生實驗要求：產(chǎn)生一重頻周期為1ms，頻率為10MHz，脈沖寬度為5us的單頻正弦脈沖信號，并掌握利用AD9854實現(xiàn)單頻正弦脈沖的產(chǎn)生；掌握AD9854模式控制字和頻率控制字的設(shè)置方法；利用FPGA控制電路，在DSP的IRQ2中斷輸入引腳上產(chǎn)生1ms的周期中斷信號；實驗步驟：1．步驟如第一個實驗（指示燈的產(chǎn)生），編譯成功后。運行！利用示波器測量波形發(fā)生板右上角的R19測試點，可以觀測所產(chǎn)生的波形，如圖9.3所示。說明：利用DSP程序設(shè)置AD9854的模式控制字和頻率字，此處的模式選擇為單頻模式（000），模式字保存在寄存器r0中，所占用的外部地址為0x100001f。頻率字的計算方法為：頻率字＝希望輸出頻率×248/系統(tǒng)時鐘，得到12位十六進(jìn)制的頻率字碼，分別保存到寄存器r1~r6中，分別輸出到AD9854寄存器地址0x1000004，0x1000005，0x1000006，0x1000007，0x1000008，0x1000009中。本系統(tǒng)的系統(tǒng)時鐘為200MHz。DSP實驗——二相編碼信號產(chǎn)生本實驗要求學(xué)生掌握用AD9854模式控制字、頻率控制字和相位寄存器的設(shè)置方法，利用信號產(chǎn)生板產(chǎn)生一個由13位巴克碼調(diào)制的二相脈沖信號，脈沖信號的重頻周期為1ms，頻率為10MHZ，碼片寬度1us，脈沖信號的寬度為13us，并用示波器對波形進(jìn)行觀察分析。實驗中需要編程設(shè)置AD9854的模式字、頻率字、相位調(diào)節(jié)字等。(1)用FPGA產(chǎn)生周期為1ms的信號，控制輸出信號的脈沖重復(fù)周期；(2)用FPGA產(chǎn)生ADSP和AD9854的復(fù)位信號，以及其他時鐘和控制信號；(3)利用DSP程序設(shè)置AD9854的模式控制字和頻率字，此處的模式選擇二相編碼模式，模式值為0x08，所占用的外部地址為0x100001F；頻率字設(shè)置方法為：頻率字（FTW）＝希望輸出頻率×248/系統(tǒng)時鐘，得到12位十六進(jìn)制的頻率字碼，分6段分別設(shè)置到AD9854寄存器偏移地址0x0000004，0x0000005，0x0000006，0x0000007，0x0000008，0x0000009中。需要注意的是，這里的頻率指的是線性調(diào)頻信號的起始頻率。AD9854系統(tǒng)時鐘設(shè)為200M。(4)設(shè)置相位調(diào)節(jié)字：相位調(diào)節(jié)字1為0°，相位調(diào)節(jié)字2為180°，地址分別為0x0000000和0x0000002。(5)程序編譯成功后，點擊運行，利用示波器觀測所產(chǎn)生的波形。DSP實驗——線性調(diào)頻信號產(chǎn)生本實驗的解決思路如下：(1)用FPGA產(chǎn)生周期為1ms的周期信號，輸出到FPGA的11引腳上，作為ADSP的外部中斷2中斷信號，控制脈沖重復(fù)周期；(2)設(shè)計FPGA程序，產(chǎn)生ADSP和AD9854的復(fù)位信號，以及其他信號產(chǎn)生板所需的時鐘和控制信號；注意：信號處理板上電后，由EPC2LC20加載燒寫在其中的FPGA程序，產(chǎn)生需要的各種時序和控制信號。(3)利用DSP程序設(shè)置AD9854的模式控制字和頻率字，此處的模式選擇線性調(diào)頻脈沖模式（011），模式值為0x06，所占用的外部地址為0x100001F；頻率字設(shè)置方法為：頻率字（FTW）＝希望輸出頻率×248/系統(tǒng)時鐘，得到12位十六進(jìn)制的頻率字碼，分6段分別設(shè)置到AD9854寄存器偏移地址0x0000004，0x0000005，0x0000006，0x0000007，0x0000008，0x0000009中。需要注意的是，這里的頻率指的是線性調(diào)頻信號的起始頻率。AD9854系統(tǒng)時鐘設(shè)為200M，對輸入40M信號進(jìn)行5倍增頻。(4)設(shè)置頻率頻率增量字（DFW），其計算方法為：頻率字（FTW）＝希望輸出頻率×248/系統(tǒng)時鐘，需要注意此處希望增長的頻率不是一般理解的（11MHz-9MHz），而是通過公式：（11MHz-9MHz）/脈沖寬度=希望的增長頻率/（步長*時鐘周期），此處步長的值為40。占用AD9854的寄存器地址偏移量為0x0000010，0x0000011，0x0000012，0x0000013，0x0000014，0x0000015。其中0x0000010為頻率增量字的高位地址；(5)程序編譯成功后，點擊運行，利用示波器觀測所產(chǎn)生的波形。對于AD9854產(chǎn)生線性調(diào)頻信號的ADSP程序設(shè)計，AD21065L的寄存器、中斷、初始化等設(shè)置，以及AD9854初始化等均與單頻信號產(chǎn)生均與單頻信號產(chǎn)生相同，這里僅給出AD9854產(chǎn)生線性調(diào)頻脈沖信號的頻率字、頻率增量等、脈沖寬度等參數(shù)設(shè)計程序。FPGA實驗——數(shù)字下變頻實驗實驗中，在模擬中頻信號輸入的基礎(chǔ)上，需要分別設(shè)計實現(xiàn)FPGA和DSP兩種數(shù)字正交解調(diào)方法。實驗步驟如下：(1)利用MATLAB仿真產(chǎn)生10MHz中頻信號，信號調(diào)制方式采用調(diào)幅或線性調(diào)頻，通過RAM輸入到FPGA內(nèi)存中。(2)設(shè)計FPGA程序模塊，配置模擬數(shù)據(jù)讀取時鐘，即信號采樣速率；(3)設(shè)計FGPA程序模塊，為EP1C3T144配置工作時鐘，實現(xiàn)基于4階Bessel插值的正交解調(diào)算法，將結(jié)果通過D/A輸出，由示波器觀察結(jié)果；(4)設(shè)計FPGA程序，為DSP101配置工作時鐘、復(fù)位、讀寫信號等，將需要處理信號據(jù)通過RAM發(fā)送到DSP101；數(shù)字正交解調(diào)實現(xiàn)電路組成框圖（虛線部分）首先，設(shè)計FPGA程序模塊，產(chǎn)生處理系統(tǒng)所需各種時鐘信號。輸入時鐘為40MHz，需要產(chǎn)生100MHz（D/A時鐘）、8MHz（A/D采樣時鐘）、2MHz和4MHz時鐘信號。時鐘模塊的原理圖如圖5.15所示。圖5.15時鐘模塊設(shè)計原理圖模擬數(shù)據(jù)輸入模塊接著，按照圖所示的數(shù)字正交解調(diào)實現(xiàn)流程，設(shè)計FPGA程序模塊。該模塊包括符號修正、正交兩路分離、時間對齊、Bessel插值等功能。正交解調(diào)模塊結(jié)果鎖存及輸出模塊最后，對上述工程進(jìn)行編譯，編譯通過后進(jìn)行功能仿真與時序仿真，觀察波形輸出是否正確。仿真正確后將程序下載到FPGA中進(jìn)行測試，用示波器觀察AD9750輸出點的波形。需要注意的是，在QUARTUSII9.0中進(jìn)行程序設(shè)計時，需要將上述多個模塊放在一個工程下，并注意在器件與管腳選項中，設(shè)置Configurationscheme為PassiveSerial方式。11.DSP實驗——鏈路口測試實驗了解數(shù)字信號處理電路的鏈路口連接，鏈路口2->鏈路口0，鏈路口1->鏈路口3。根據(jù)參考程序編寫DSP1程序，即發(fā)送程序；根據(jù)參考程序編寫DSP2程序，即接收程序，在session：ADSP-TS101TigherS