EDA課程設(shè)計(jì)課件

《數(shù)字電子技術(shù)基礎(chǔ)》EDA課程設(shè)計(jì)課件

授課教師：祝宏

華中科技大學(xué)文華學(xué)院《數(shù)字電子技術(shù)基礎(chǔ)》1

《課設(shè)》須知

一、時(shí)間共計(jì)2周，即18、19周；二、地點(diǎn)：實(shí)驗(yàn)室B208、B210、B211、B212和圖書(shū)館；三、集體授課，即18周的星期一下午；四、在約定時(shí)間的上午8：30～11：30,下午2：30～5：30為輔導(dǎo)答疑、上機(jī)、下載時(shí)間和自學(xué)設(shè)計(jì)查詢資料等安排；五、負(fù)責(zé)答疑輔導(dǎo)及驗(yàn)收的老師是祝宏（1班）、趙慧（2班）；六、一人一組，下載演示，經(jīng)教師驗(yàn)收及提問(wèn)后，《課設(shè)》成績(jī)有效；七、《課設(shè)》報(bào)告于19周周五前必須交到教師，不要復(fù)制，否則酌情處罰，倡導(dǎo)自學(xué)與交流，…

；《課設(shè)》須知2

《課設(shè)》須知八、成績(jī)?cè)u(píng)定分3個(gè)部分：⑴基本功能下載演示；⑵功能擴(kuò)展及應(yīng)用描述語(yǔ)言VerilogHDL；⑶《課設(shè)》報(bào)告（*《課設(shè)》報(bào)告有規(guī)范要求）。

《課設(shè)》須知3講座一：

《課設(shè)》開(kāi)題及設(shè)計(jì)與仿真方法輔導(dǎo)講座二：EDA開(kāi)發(fā)板（裝置）和〝下載〞過(guò)程

《課程設(shè)計(jì)》輔導(dǎo)講座講座一：《課程設(shè)計(jì)》輔導(dǎo)講座4《數(shù)電課程設(shè)計(jì)》講座一：

《課設(shè)》開(kāi)題及設(shè)計(jì)與仿真方法

輔導(dǎo)

《數(shù)電課程設(shè)計(jì)》講座一：

《課設(shè)》開(kāi)題及設(shè)計(jì)與仿真方法5

第一部分《課設(shè)》概述

一、目的二、要求三、EDA技術(shù)簡(jiǎn)述四、數(shù)字系統(tǒng)的實(shí)現(xiàn)五、小型數(shù)字系統(tǒng)設(shè)計(jì)方法六、撰寫(xiě)《課設(shè)》報(bào)告格式及要求七、《課設(shè)》注意事項(xiàng)

第一部分《課設(shè)》概述6一、課程設(shè)計(jì)目的

1、課程設(shè)計(jì)是一實(shí)踐教學(xué)環(huán)節(jié)，是針對(duì)《數(shù)字電子技術(shù)》課程的要求，結(jié)合實(shí)踐對(duì)學(xué)生進(jìn)行綜合設(shè)計(jì)性訓(xùn)練，在自學(xué)和實(shí)踐訓(xùn)練中培養(yǎng)學(xué)生理論聯(lián)系實(shí)踐和實(shí)踐動(dòng)手能力，獨(dú)立地解決實(shí)際問(wèn)題能力。一、目的：一、課程設(shè)計(jì)目的1、課程設(shè)計(jì)是一實(shí)踐教學(xué)環(huán)節(jié)，是針對(duì)《7一、課程設(shè)計(jì)目的

2、通過(guò)課程設(shè)計(jì)是使學(xué)生熟悉和了解可編程專(zhuān)用數(shù)字邏輯電路的設(shè)計(jì)、開(kāi)發(fā)流程，熟悉和了解現(xiàn)代EDA設(shè)計(jì)工具，初步掌握原理圖形輸入法和VerilogHDL語(yǔ)言的編程方法，掌握數(shù)字電子系統(tǒng)層次化的設(shè)計(jì)方法。一、目的：一、課程設(shè)計(jì)目的2、通過(guò)課程設(shè)計(jì)是使學(xué)生熟悉和8一、課程設(shè)計(jì)目的

3、提高學(xué)生應(yīng)用計(jì)算機(jī)技術(shù)進(jìn)行數(shù)字電路和中小型數(shù)字系統(tǒng)的設(shè)計(jì)、仿真和輔助分析的能力；4、重在參與（親自實(shí)踐!），體會(huì)過(guò)程（有很多細(xì)節(jié)!），積累知識(shí)和實(shí)踐認(rèn)識(shí)。注：中小型數(shù)字系統(tǒng)的定義：多個(gè)功能底層模塊鏈接構(gòu)成的頂層模塊，即硬件系統(tǒng)。一、課程設(shè)計(jì)目的3、提高學(xué)生應(yīng)用計(jì)算機(jī)9課程設(shè)計(jì)課題小型數(shù)字系統(tǒng)：〝多功能數(shù)字電子鐘〞的頂層邏輯電路（參考）課程設(shè)計(jì)課題小型數(shù)字系統(tǒng)：〝多功能數(shù)字電子鐘〞的頂層10二、課程設(shè)計(jì)要求1、綜合應(yīng)用《數(shù)字電子技術(shù)基礎(chǔ)》課程中的理論知識(shí)去獨(dú)立地完成一個(gè)設(shè)計(jì)課題；二、要求2、鼓勵(lì)學(xué)生自學(xué)和查閱有關(guān)參考資料，培養(yǎng)學(xué)生獨(dú)立分析和解決實(shí)際問(wèn)題的能力；二、課程設(shè)計(jì)要求1、綜合應(yīng)用《數(shù)字電子技術(shù)基礎(chǔ)》課程中11二、課程設(shè)計(jì)要求3、熟悉和了解現(xiàn)代EDA設(shè)計(jì)、編程、編譯、仿真及下載技術(shù)的全過(guò)程；4、學(xué)會(huì)撰寫(xiě)課程設(shè)計(jì)報(bào)告；5、熟悉培養(yǎng)嚴(yán)肅認(rèn)真的工作作風(fēng)和嚴(yán)謹(jǐn)科學(xué)態(tài)度。二、課程設(shè)計(jì)要求3、熟悉和了解現(xiàn)代EDA設(shè)計(jì)、編程、編譯12三、EDA技術(shù)簡(jiǎn)述

EDA是電子設(shè)計(jì)自動(dòng)化（ElectronDesignAutomatio）目前電子技術(shù)的發(fā)展使電子系統(tǒng)越來(lái)越來(lái)復(fù)雜，傳統(tǒng)的手工和簡(jiǎn)單工具已無(wú)法滿足設(shè)計(jì)需求，因而利用計(jì)算機(jī)和相應(yīng)的設(shè)計(jì)軟件成為當(dāng)前常用的設(shè)計(jì)方法。數(shù)字系統(tǒng)設(shè)計(jì)的發(fā)展日新月異，數(shù)字系統(tǒng)設(shè)計(jì)的理念和設(shè)計(jì)方法在過(guò)去的幾十年時(shí)間也發(fā)生了深刻的變化，三、EDA技術(shù)簡(jiǎn)述三、EDA技術(shù)簡(jiǎn)述EDA是電子設(shè)計(jì)自動(dòng)化（Elec13三、EDA技術(shù)簡(jiǎn)述

EDA是電子設(shè)計(jì)自動(dòng)化（ElectronDesignAutomatio）數(shù)字系統(tǒng)設(shè)計(jì)過(guò)程被稱之為一個(gè)自頂向下的分級(jí)設(shè)計(jì)過(guò)程。設(shè)計(jì)過(guò)程的任何階段，都可以利用仿真工具對(duì)仍處于設(shè)計(jì)過(guò)程中的系統(tǒng)描述進(jìn)行性能評(píng)估與正確性檢測(cè)。一個(gè)電子系統(tǒng)設(shè)計(jì)就是從頂層到底層，邊設(shè)計(jì)，邊仿真，并依據(jù)仿真結(jié)果，反復(fù)調(diào)整或優(yōu)化的過(guò)程。三、EDA技術(shù)簡(jiǎn)述三、EDA技術(shù)簡(jiǎn)述EDA是電子設(shè)計(jì)自動(dòng)化（Elec14三、EDA技術(shù)簡(jiǎn)述目前EDA電子技術(shù)的發(fā)展已成為現(xiàn)代設(shè)計(jì)技術(shù)的核心，沒(méi)有EDA技術(shù)支持，想要完成超大規(guī)模集成電路和專(zhuān)用功能集成電路的設(shè)計(jì)制造是不可想象。三、EDA技術(shù)簡(jiǎn)述三、EDA技術(shù)簡(jiǎn)述目前EDA電子技術(shù)的發(fā)展已成為現(xiàn)15三、EDA技術(shù)簡(jiǎn)述（ISP器件的開(kāi)發(fā)流程）三、EDA技術(shù)簡(jiǎn)述（ISP器件的開(kāi)發(fā)流程）16四、數(shù)字系統(tǒng)的實(shí)現(xiàn)

1、可編程邏輯器件（PLD－－ProgrammableLogicDevice）和EDA技術(shù)的出現(xiàn)改變了傳統(tǒng)的設(shè)計(jì)思想，使人們可以通過(guò)設(shè)計(jì)芯片來(lái)實(shí)現(xiàn)各種不同的功能。將原來(lái)由電路板設(shè)計(jì)完成的工作大部分放在芯片中進(jìn)行，大大減輕了原理圖和印制板設(shè)計(jì)的工作量和難度，且增加了設(shè)計(jì)的自由度，提高效率。

四、數(shù)字系統(tǒng)的實(shí)現(xiàn)四、數(shù)字系統(tǒng)的實(shí)現(xiàn)1、可編程邏輯器件（PLD－－Pr17四、數(shù)字系統(tǒng)的實(shí)現(xiàn)2、目前EDA開(kāi)發(fā)軟件和PLD器件也提供了強(qiáng)有力的支持。用戶只要對(duì)它編程就可以實(shí)現(xiàn)所需要的功能，而且可以反復(fù)修改、反復(fù)編程（至少一萬(wàn)次），保持信息時(shí)間有20年，具有無(wú)可比擬的方便性和靈活性。四、數(shù)字系統(tǒng)的實(shí)現(xiàn)四、數(shù)字系統(tǒng)的實(shí)現(xiàn)2、目前EDA開(kāi)發(fā)軟件和PLD器件也18四、數(shù)字系統(tǒng)的實(shí)現(xiàn)3、CPLD（ComplexProgrammableLogicDevice）/FPGA（FieldProgrammableGateArray）

還具有靜態(tài)可重復(fù)編程或在線動(dòng)態(tài)重構(gòu)特性，使硬件的功能可象軟件一樣通過(guò)編程來(lái)修改，不僅使設(shè)計(jì)修改和產(chǎn)品升級(jí)變得十分方便，而且極大地提高了電子系統(tǒng)的靈活性和通用能力。（復(fù)雜PLD和現(xiàn)場(chǎng)可編程門(mén)陣列）

四、數(shù)字系統(tǒng)的實(shí)現(xiàn)四、數(shù)字系統(tǒng)的實(shí)現(xiàn)3、CPLD（Complex19四、數(shù)字系統(tǒng)的實(shí)現(xiàn)4、專(zhuān)用集成電路（ASIC）是指專(zhuān)門(mén)為某一應(yīng)用領(lǐng)域或?qū)ｉT(mén)用戶需要而設(shè)計(jì)、制造的集成電路。它可以將某些專(zhuān)業(yè)電路或電子系統(tǒng)設(shè)計(jì)在一個(gè)芯片上，構(gòu)成單片集成系統(tǒng)，即片上系統(tǒng)SOC(SystemonChip)。ASIC作為集成電路（IC）技術(shù)與特定用戶的整機(jī)或系統(tǒng)技術(shù)緊密結(jié)合的產(chǎn)物，與通用集成電路相比，在構(gòu)成電子系統(tǒng)時(shí)具有以下幾個(gè)方面的優(yōu)越性：四、數(shù)字系統(tǒng)的實(shí)現(xiàn)四、數(shù)字系統(tǒng)的實(shí)現(xiàn)4、專(zhuān)用集成電路（ASIC）是20四、數(shù)字系統(tǒng)的實(shí)現(xiàn)

⑴縮小體積、減輕重量、降低功耗；⑵提高可靠性，用ASIC芯片進(jìn)行系統(tǒng)集成后外部連線減少，因而可靠性明顯提高；⑶易于獲得高性能，ASIC是針對(duì)專(zhuān)門(mén)應(yīng)用而特別設(shè)計(jì)的；系統(tǒng)設(shè)計(jì)、電路設(shè)計(jì)、工藝設(shè)計(jì)之間緊密結(jié)合，這種一體化的設(shè)計(jì)有利于獲得前所未有的高性能系統(tǒng)；⑷增強(qiáng)保密性，電子產(chǎn)品中的ASIC芯片對(duì)用戶來(lái)說(shuō)相當(dāng)于一個(gè)"黑匣子"，難于仿造；

⑸在大批量應(yīng)用時(shí)，可顯著降低系統(tǒng)成本。四、數(shù)字系統(tǒng)的實(shí)現(xiàn)四、數(shù)字系統(tǒng)的實(shí)現(xiàn)⑴縮小體積、減輕重量、降低功耗；四、21五、數(shù)字系統(tǒng)的設(shè)計(jì)方法1、分為原理圖輸入法和硬件描述語(yǔ)言設(shè)計(jì)兩種方式。原理圖輸入法具有直觀、形象等優(yōu)點(diǎn)。硬件描述語(yǔ)言(如VerilogHDL語(yǔ)言）設(shè)計(jì)是一種利用文本形式描述自己的設(shè)計(jì)，然后利用EDA工具進(jìn)行綜合和仿真，最后轉(zhuǎn)變?yōu)槟撤N目標(biāo)文件，再用CPLD和FPGA器件來(lái)具體實(shí)現(xiàn)。五、數(shù)字系統(tǒng)的設(shè)計(jì)方法五、數(shù)字系統(tǒng)的設(shè)計(jì)方法1、分為原理圖輸入法和硬件描述語(yǔ)言22五、數(shù)字系統(tǒng)的設(shè)計(jì)方法

2、普遍應(yīng)用自頂向下的設(shè)計(jì)過(guò)程(Top-down)。首先從系統(tǒng)的頂層（頂層工程文件）開(kāi)始，根據(jù)用戶的要求對(duì)系統(tǒng)作準(zhǔn)確描述，即確定系統(tǒng)的輸入和輸出的關(guān)系。再將系統(tǒng)劃分和定義為能夠?qū)崿F(xiàn)的、相對(duì)獨(dú)立的子系統(tǒng)（底層模塊）設(shè)計(jì)，然后利用EDA來(lái)具體實(shí)現(xiàn)。五、數(shù)字系統(tǒng)的設(shè)計(jì)方法五、數(shù)字系統(tǒng)的設(shè)計(jì)方法2、普遍應(yīng)用自頂向下的設(shè)計(jì)過(guò)程(23五、數(shù)字系統(tǒng)的設(shè)計(jì)方法

3、VerilogHDL語(yǔ)言是用于數(shù)字電路設(shè)計(jì)硬件描述語(yǔ)言，并已成為IEEE標(biāo)準(zhǔn)。可以很容易地把已完成的設(shè)計(jì)移植到不同廠家不同型號(hào)的型片上。VerilogHDL語(yǔ)言能形式化、抽象地表示電路的結(jié)構(gòu)和行為，支持邏輯設(shè)計(jì)中層次與領(lǐng)域的描述，可借用高級(jí)語(yǔ)言的特點(diǎn)來(lái)簡(jiǎn)化電路的描述，并具有電路仿真與驗(yàn)證機(jī)制以保證設(shè)計(jì)的正確。此外，它還具有工藝無(wú)關(guān)性…。五、數(shù)字系統(tǒng)的設(shè)計(jì)方法五、數(shù)字系統(tǒng)的設(shè)計(jì)方法3、VerilogHDL語(yǔ)言24六、撰寫(xiě)數(shù)字系統(tǒng)的設(shè)計(jì)報(bào)告1、封面〝數(shù)字電路EDA課程設(shè)計(jì)報(bào)告〞、專(zhuān)業(yè)、班級(jí)、姓名、學(xué)號(hào)、合作者、指導(dǎo)教師及制作日期；2、標(biāo)題及任務(wù)書(shū)；3、關(guān)鍵詞（不少于5個(gè)）；4、內(nèi)容摘要；5、總體方案或工作原理示意框圖（或流程圖）；6、頂層邏輯電路圖組成、信號(hào)定義及原理簡(jiǎn)單敘述；7、低層功能模塊設(shè)計(jì)，邏輯抽象（定義input和output），簡(jiǎn)述邏輯電路工作原理，并要求附有*.gdf和*.v文件及文件中語(yǔ)句注釋?zhuān)涣?、撰?xiě)設(shè)計(jì)報(bào)告格式及要求(供參考)六、撰寫(xiě)數(shù)字系統(tǒng)的設(shè)計(jì)報(bào)告1、封面〝數(shù)字電路EDA課程25六、撰寫(xiě)數(shù)字系統(tǒng)的設(shè)計(jì)報(bào)告8、對(duì)應(yīng)各模塊功能仿真波形（數(shù)據(jù)分析）分析及結(jié)論；9、選用芯片型號(hào)、定義芯片管腳號(hào)（列表格示意）及簡(jiǎn)述下載過(guò)程；10、《課程設(shè)計(jì)》設(shè)計(jì)中遇到問(wèn)題及解決方法；11、《課程設(shè)計(jì)》設(shè)計(jì)項(xiàng)目完成最終結(jié)論；12、《課程設(shè)計(jì)》項(xiàng)目的特點(diǎn)和實(shí)用性；13、心得體會(huì)或結(jié)束語(yǔ)；14、參閱教材及文獻(xiàn)；15、其他。上述共計(jì)15項(xiàng)欄目六、撰寫(xiě)設(shè)計(jì)報(bào)告格式及要求(供參考)六、撰寫(xiě)數(shù)字系統(tǒng)的設(shè)計(jì)報(bào)告8、對(duì)應(yīng)各模塊功能仿真波26七、數(shù)字電路課程設(shè)計(jì)須知1、《課設(shè)》一人一組；2、學(xué)生必須獨(dú)立完成編程、仿真及下載全過(guò)程，并演示經(jīng)各班教師驗(yàn)收后，學(xué)生《課設(shè)》成績(jī)有效；3、《課設(shè)》設(shè)計(jì)報(bào)告一人一份，《課設(shè)》報(bào)告按照要求格式書(shū)寫(xiě)（至少含有12項(xiàng)），定于19周周五前前交，不要復(fù)制，否則酌情處理，倡導(dǎo)自學(xué)與交流，要講誠(chéng)信…

；4、成績(jī)?cè)u(píng)定分5部分：⑴多功能數(shù)字電子鐘基本功能實(shí)現(xiàn)為60分；⑵《課設(shè)》報(bào)告分為20分；⑶擴(kuò)展電子鐘功能加分；⑷用Verilog語(yǔ)言描述編程文件加分；⑸有創(chuàng)新項(xiàng)目加分；總分為100分，即2個(gè)學(xué)分。七、課程設(shè)計(jì)注意事項(xiàng)七、數(shù)字電路課程設(shè)計(jì)須知1、《課設(shè)》一人一組；七、課27第二部分課程設(shè)計(jì)舉例第二部分課程設(shè)計(jì)舉例28課程設(shè)計(jì)舉例方法一：用原理圖輸入方法二：用Verilog

HDL描述語(yǔ)言課程設(shè)計(jì)舉例29

標(biāo)題：設(shè)計(jì)汽車(chē)尾燈指示控制電路(vlkc2.gdf)

任務(wù)書(shū)：設(shè)計(jì)要求是假設(shè)汽車(chē)尾部左、右兩側(cè)各有三個(gè)指示燈（用發(fā)光二極管模擬）控制功能包括：①正常行駛時(shí)指示燈全滅；②汽車(chē)臨時(shí)剎車(chē)時(shí)，左、右兩側(cè)三個(gè)指示燈全亮；③右轉(zhuǎn)彎時(shí)，右側(cè)三個(gè)指示燈按循環(huán)順序點(diǎn)亮；

設(shè)計(jì)項(xiàng)目舉例（方法一：用原理圖輸入）標(biāo)題：設(shè)計(jì)汽車(chē)尾燈指示控制電路(vlkc2.gdf)設(shè)計(jì)30

標(biāo)題：設(shè)計(jì)汽車(chē)尾燈控制電路(vlkc2.gdf)

④左轉(zhuǎn)彎時(shí)，左側(cè)三個(gè)指示燈按循環(huán)順序點(diǎn)亮；⑤汽車(chē)倒車(chē)時(shí)，所有指示燈按CLK信號(hào)同步閃爍；請(qǐng)?jiān)谠贛ax＋plusⅡ軟件系統(tǒng)平臺(tái)上建立汽車(chē)尾燈控制電路的頂層電路文件并完成編譯和仿真。設(shè)計(jì)項(xiàng)目舉例（方法一：用原理圖輸入）標(biāo)題：設(shè)計(jì)汽車(chē)尾燈控制電路(vlkc2.gdf)設(shè)計(jì)項(xiàng)31

方法一：用原理圖輸入其設(shè)計(jì)步驟

1、邏輯抽象；2、按題意列功能表；3、設(shè)計(jì)系統(tǒng)原理框圖、頂層圖形文件和子模塊；4、建立文件夾，輸入設(shè)計(jì)工程項(xiàng)目名和建頂層圖形文件（空殼）；5、設(shè)計(jì)底層各模塊*.gdf文件，仿真底層各模塊*.gdf文件（略），分析正確并打包；6、打開(kāi)頂層圖形文件，調(diào)用創(chuàng)建包符號(hào)，設(shè)計(jì)數(shù)字系統(tǒng)原理圖；7、仿真頂層*.gdf文件，并分析仿真波形，分析正確后并定義芯片管腳號(hào)、下載；8、給出結(jié)論。vlkc2.gdf方法一：用原理圖輸入其設(shè)計(jì)步驟321、邏輯抽象：輸入變量有時(shí)鐘CLK（CP），模式輸入I4、I3、I2、I1、I0；輸出變量：汽車(chē)尾部左、右兩側(cè)共有6個(gè)輸出變量，即L3、L2、L1及R3、R2、R1。畫(huà)示意框圖。2、汽車(chē)尾燈控制電路功能表如下表所示。設(shè)計(jì)項(xiàng)目舉例（方法一：用原理圖輸入）1、邏輯抽象：輸入變量有時(shí)鐘CLK（CP），模式輸33功能表如下表所示：功能表如下表所示：34將功能欄目設(shè)為地址輸入（A2,A1,A0），其功能表如下表所示：將功能欄目設(shè)為地址輸入（A2,A1,A0），其功能表35注：三位二進(jìn)制環(huán)形計(jì)數(shù)器Q2,Q1,Q0注：三位二進(jìn)制環(huán)形計(jì)數(shù)器Q2,Q1,Q036將功能欄目設(shè)為地址輸入，其功能表如下表所示：將功能欄目設(shè)為地址輸入，其功能表如下表所示：37將功能欄目設(shè)為最小項(xiàng)地址輸入，其功能表如下表所示，試用最小項(xiàng)形式表示其邏輯函數(shù)。將功能欄目設(shè)為最小項(xiàng)地址輸入，其功能表如38將功能欄目設(shè)為最小項(xiàng)地址輸入，其功能表如下表所示，試用最小項(xiàng)形式表示其邏輯函數(shù)。將功能欄目設(shè)為最小項(xiàng)地址輸入，其功能表如下39邏輯函數(shù)產(chǎn)生器：汽車(chē)尾燈控制電路數(shù)據(jù)選擇器74LS151的應(yīng)用解：先寫(xiě)出最小項(xiàng)表達(dá)式如R1。

邏輯函數(shù)產(chǎn)生器：汽車(chē)尾燈控制電路數(shù)據(jù)選擇器7440

3、設(shè)計(jì)汽車(chē)尾燈控制電路框圖、及頂層原理圖如圖1所示。圖1尾燈控制電路頂級(jí)框圖和頂層原理圖3、設(shè)計(jì)汽車(chē)尾燈控制電路框圖、及頂層原理圖如圖41

4、頂層*.gdf原理圖形文件如圖2所示。

圖2尾燈控制電路的頂層圖形文件4、頂層*.gdf原理圖形文件如圖2所示。42

5、建立設(shè)計(jì)工程項(xiàng)目名和頂層圖形文件（空殼vlkc2.gdf）6、設(shè)計(jì)底層各模塊*.gdf文件，仿真底層各模塊*.gdf文件（略），分析并打包；5、建立設(shè)計(jì)工程項(xiàng)目名和頂層圖形文件（空殼vlk43

⑴ic1模塊邏輯電路圖及創(chuàng)建符號(hào)

ⅰ、編碼器的功能：列功能表；ⅱ、編碼器的組成：由74148和非門(mén)構(gòu)成。

⑴ic1模塊邏輯電路圖及創(chuàng)建符號(hào)ⅰ、編44

⑴ic1模塊邏輯電路圖及創(chuàng)建符號(hào)

邏輯電路原理簡(jiǎn)述：①由8/3線優(yōu)先編碼器74LS148和非門(mén)電路組成的5/3編碼器電路。輸入變量為IN[4..0],輸出變量為A2,A1,A0；②當(dāng)輸入變量為IN[4..0]=01111時(shí),即得A2A1A0=100,推理得IN[4..0]=10111時(shí),即得A2A1A0=011,…。完成5/3編碼器電路功能。（參閱教材P140頁(yè)集成電路CD4532）⑴ic1模塊邏輯電路圖及創(chuàng)建符號(hào)45

⑴ic1模塊邏輯電路圖、仿真波形及創(chuàng)建符號(hào)

⑴ic1模塊邏輯電路圖、仿真波形及創(chuàng)建46

⑴ic1模塊邏輯電路圖、仿真波形及創(chuàng)建符號(hào)

仿真波形分析及結(jié)論：由仿真波形分析得知輸入變量IN[4..0]與輸出變量A[2..0]之間關(guān)系，分析過(guò)程完全符合5/3線優(yōu)先編碼器功能。邏輯電路設(shè)計(jì)正確。⑴ic1模塊邏輯電路圖、仿真波形及創(chuàng)建47⑵ic2模塊邏輯電路圖及創(chuàng)建符號(hào)

ⅰ、環(huán)形計(jì)數(shù)器的功能：畫(huà)狀態(tài)圖；ⅱ、編碼器的組成：由D觸發(fā)器和門(mén)構(gòu)成，見(jiàn)教材7P25頁(yè)。⑵ic2模塊邏輯電路圖及創(chuàng)建符號(hào)ⅰ、環(huán)形48⑵ic2模塊邏輯電路圖、仿真波形及創(chuàng)建符號(hào)

⑵ic2模塊邏輯電路圖、仿真波形及創(chuàng)建符49⑵ic2模塊邏輯電路圖、仿真波形及創(chuàng)建符號(hào)

邏輯電路原理簡(jiǎn)述：參閱教材P258頁(yè)例6.2.3。分析得①由D觸發(fā)器和門(mén)電路組成的環(huán)形計(jì)數(shù)器。輸入變量為CLK,輸出變量為Q2,Q1,Q0；②驅(qū)動(dòng)方程為D2=Q1,D1=Q0,D0=~Q1&~Q0。狀態(tài)方程為Q2<=Q1,Q1<=Q0,Q0<=~Q1&~Q0;③狀態(tài)狀換圖為上述所示。⑵ic2模塊邏輯電路圖、仿真波形及創(chuàng)建符50⑵ic2模塊邏輯電路圖及創(chuàng)建符號(hào)

⑵ic2模塊邏輯電路圖及創(chuàng)建符號(hào)51⑵ic2模塊邏輯電路圖及創(chuàng)建符號(hào)

仿真波形分析及結(jié)論：由仿真波形分析得知輸入變量CLK上邊沿作用下，輸出變量Q[2..0]狀態(tài)轉(zhuǎn)換過(guò)程或稱時(shí)序關(guān)系，分析過(guò)程完全符合環(huán)形計(jì)數(shù)器狀態(tài)轉(zhuǎn)換圖功能。電路設(shè)計(jì)正確。⑵ic2模塊邏輯電路圖及創(chuàng)建符號(hào)仿真波形52⑶ic3模塊邏輯電路圖及創(chuàng)建符號(hào)

ⅰ、函數(shù)發(fā)生器的功能：列功能表；ⅱ、寫(xiě)邏輯表達(dá)式；由最小項(xiàng)…；ⅲ、函數(shù)發(fā)生器的組成：由74151數(shù)據(jù)選擇器發(fā)器構(gòu)成，見(jiàn)教材P157頁(yè)。⑶ic3模塊邏輯電路圖及創(chuàng)建符號(hào)ⅰ、函數(shù)53⑶ic3模塊邏輯電路圖及創(chuàng)建符號(hào)

⑶ic3模塊邏輯電路圖及創(chuàng)建符號(hào)54⑶ic3模塊邏輯電路圖及創(chuàng)建符號(hào)

⑶ic3模塊邏輯電路圖及創(chuàng)建符號(hào)55

6、打開(kāi)頂層圖形文件，調(diào)用已創(chuàng)建包符號(hào)，設(shè)計(jì)數(shù)字系統(tǒng)原理電路圖；6、打開(kāi)頂層圖形文件，調(diào)用已創(chuàng)建包符號(hào)，設(shè)計(jì)數(shù)字系統(tǒng)原56

7、仿真頂層*.gdf文件，并分析仿真波形，分析正確后并定義芯片管腳號(hào)、下載。

7、仿真頂層*.gdf文件，并分析仿真波形，分析57

7、仿真頂層*.gdf文件，并分析仿真波形，分析正確后并定義芯片管腳號(hào)、下載。

7、仿真頂層*.gdf文件，并分析仿真波形，分析58

8、結(jié)論：分析汽車(chē)尾燈控制電路的仿真波形圖，由圖可知仿真波形圖具有5項(xiàng)功能，即滅燈、急剎車(chē)、左拐彎、右拐彎及倒車(chē)等。仿真波形圖完全符合設(shè)計(jì)功能要求，設(shè)計(jì)達(dá)到課題要求。

8、結(jié)論：分析汽車(chē)尾燈控制電路的仿真波形圖，由圖可59提問(wèn)：若再增加二項(xiàng)功能，將作如何設(shè)計(jì)？提問(wèn)：若再增加二項(xiàng)功能，將作如何設(shè)計(jì)？60課程設(shè)計(jì)舉例方法一：用原理圖輸入方法二：用Verilog

HDL描述語(yǔ)言課程設(shè)計(jì)舉例61汽車(chē)尾燈控制電路框圖由三部分組成，即5∕3線優(yōu)先編碼器、環(huán)形計(jì)數(shù)器和組合邏輯電路組成。環(huán)形計(jì)數(shù)器的狀態(tài)圖如圖3所示。組合邏輯電路根據(jù)控制模式A2A1、A0，并結(jié)合功能真值表，用VerilogHDL硬件描述語(yǔ)言完成編譯和仿真。(vkc2b.gdf)

設(shè)計(jì)項(xiàng)目舉例（方法二：用HDL描述語(yǔ)言）汽車(chē)尾燈控制電路框圖由三部分組成，即5∕3線優(yōu)先編62

方法二：用VerlogHDL描述語(yǔ)言其設(shè)計(jì)步驟

1、建立文件夾，輸入設(shè)計(jì)工程項(xiàng)目名和建頂層圖形文件（空殼），保存文件(vkc2b.gdf)退出；2、設(shè)計(jì)底層各模塊*.v文件，仿真底層各模塊*.v文件（略），仿真波形正確并打〝包〞；3、打開(kāi)頂層圖形文件(vkc2b.gdf)

，調(diào)用已創(chuàng)建〝包〞符號(hào)，設(shè)計(jì)數(shù)字系統(tǒng)原理圖；

4、仿真頂層*.gdf文件，并分析仿真波形，分析正確后并選用PLD芯片定義芯片管腳號(hào)、下載；5、給出結(jié)論。方法二：用VerlogHDL描述語(yǔ)言其設(shè)計(jì)63/*5/3線編碼器 ic1*/module ic1(I,A);output[2:0]A;input[4:0]I;reg[2:0]A;always @(I)beginif(I[4]==0)A=3'b100;elseif(I[3]==0)A=3'b011;elseif(I[2]==0)A=3'b010;elseif(I[1]==0)A=3'b001;elseif(I[0]==0)A=3'b000;elseA=3'bx;endendmodule/*5/3線編碼器 ic1*/641、建立設(shè)計(jì)工程項(xiàng)目名和頂層圖形文件（空殼）；

2、設(shè)計(jì)底層各模塊*.v文件，仿真底層各模塊*.v文件（略），仿真波形正確并打包；/*環(huán)形計(jì)數(shù)器 ic2*/module ic2(Q,CLK);output[2:0]Q;inputCLK;reg [2:0]Q;always @(posedgeCLK)beginQ[2]<=Q[1];Q[1]<=Q[0];Q[0]<=~Q[1]&&~Q[0];endendmodule1、建立設(shè)計(jì)工程項(xiàng)目名和頂層圖形文件（空殼）；/*環(huán)形計(jì)數(shù)65/*組合邏輯電路，即數(shù)字函數(shù)發(fā)生器ic3*/module ic3(R3,R2,R1,L3,L2,L1,CLK,D,M);outputR3,R2,R1,L3,L2,L1;inputCLK;input[2:0]D,M;regR3,R2,R1;regL3,L2,L1;

/*組合邏輯電路，即數(shù)字函數(shù)發(fā)生器ic3*/66

always @(MorDorCLK)begincase(M)0:beginR2=0;R1=0;R0=0;L2=0;L1=0;L0=0;end1:beginR2=1;R1=1;R0=1;L2=1;L1=1;L0=1;end2:beginR2=D[2];R1=D[1];R0=D[0];L2=0;L1=0;L0=0;end3:beginR2=0;R1=0;R0=0;L2=D[0];L1=D[1];L0=D[2];end4:beginR2=~CLK;R1=~CLK;R0=~CLK;L2=~CLK;L1=~CLK;L0=~CLK;endendcaseendEndmodulealways @(MorDorCLK)67

4、仿真頂層*.gdf文件，并分析仿真波形，分析正確后并選用PID及定義芯片管腳號(hào)、下載；

；

3、打開(kāi)頂層圖形文件，調(diào)用已創(chuàng)建〝包〞符號(hào)，設(shè)計(jì)數(shù)字系統(tǒng)原理電路圖；4、仿真頂層*.gdf文件，并分析仿真波形，分68

5、結(jié)論：分析汽車(chē)尾燈控制電路的仿真波形圖，由圖可知仿真波形圖具有5項(xiàng)功能，即滅燈、急剎車(chē)、左拐彎、右拐彎及倒車(chē)等。仿真波形圖完全符合設(shè)計(jì)功能要求，設(shè)計(jì)達(dá)到課題要求。5、結(jié)論：分析汽車(chē)尾燈控制電路的仿真波形圖，69第三部分

課程設(shè)計(jì)項(xiàng)目簡(jiǎn)述

第三部分

課程設(shè)計(jì)項(xiàng)目簡(jiǎn)述

70課程設(shè)計(jì)課題Ⅰ設(shè)計(jì)要求：⑴小時(shí)計(jì)數(shù)器為8421BCD碼24進(jìn)制；分和秒計(jì)數(shù)器為8421BCD碼60進(jìn)制計(jì)數(shù)器；⑵基本功能為：①正常走時(shí)；②能校〝時(shí)〞和校〝分〞；③整點(diǎn)報(bào)時(shí)；④時(shí)段控制。⑶擴(kuò)展功能例如①定點(diǎn)鬧時(shí)；②星期計(jì)數(shù)顯示；③…。系統(tǒng)示意框圖如下圖所示。1、多功能數(shù)字電子鐘（必做）課程設(shè)計(jì)課題Ⅰ設(shè)計(jì)要求：⑴小時(shí)計(jì)數(shù)器為8421BCD71課程設(shè)計(jì)課題信號(hào)定義：系統(tǒng)示意框圖圖中輸入變量為秒時(shí)鐘CPS，校時(shí)、校分變量為SWH、SWM；輸出變量為小時(shí)H、分M及秒S，以及報(bào)時(shí)FU和時(shí)段控制變量Z。1、多功能數(shù)字電子鐘（必做）課程設(shè)計(jì)課題信號(hào)定義：系統(tǒng)示意框圖圖中輸入變量為秒時(shí)72課程設(shè)計(jì)課題請(qǐng)用原理圖輸入法（即圖形輸入法）及硬件描述語(yǔ)言設(shè)計(jì)（VerilogHDL語(yǔ)言）兩種方法在QuartusⅡ軟件系統(tǒng)平臺(tái)上建立多功能數(shù)字電子鐘電路的頂層文件并完成編譯、仿真及下載。1、多功能數(shù)字電子鐘（必做）課程設(shè)計(jì)課題請(qǐng)用原理圖輸入法（即圖形輸入法）及硬件描73課程設(shè)計(jì)課題Ⅱ、輸入變量：時(shí)鐘CPS，校分變量為SWH、SWM

；輸出變量：小時(shí)計(jì)時(shí)H[7..4]、H[3..0]為8421BCD碼輸出，其時(shí)鐘為CPH；分計(jì)時(shí)M[7..4]、M[3..0]為8421BCD碼輸出，其時(shí)鐘為CPM;秒計(jì)時(shí)S[7..4]、S[3..0]為8421BCD碼輸出，其時(shí)鐘為CPS；報(bào)時(shí)FU和時(shí)段控制變量Z等。Ⅲ、建議：在頂層文件中，由若干低層模塊（“打包”）組成整個(gè)多功能數(shù)字鐘，事先分別對(duì)各模塊作設(shè)計(jì)、仿真及打包（創(chuàng)建的新的邏輯電路包），最后級(jí)連各模塊，統(tǒng)調(diào)、仿真、選擇芯片及下載，從而實(shí)現(xiàn)各項(xiàng)功能。

1、多功能數(shù)字電子鐘課程設(shè)計(jì)課題Ⅱ、輸入變量：時(shí)鐘CPS，校分變74撰寫(xiě)數(shù)字系統(tǒng)的設(shè)計(jì)報(bào)告1、封面〝數(shù)字電路EDA課程設(shè)計(jì)報(bào)告〞、專(zhuān)業(yè)、班級(jí)、姓名、學(xué)號(hào)、合作者、指導(dǎo)教師及制作日期；2、標(biāo)題及任務(wù)書(shū)；3、關(guān)鍵詞（不少于5個(gè)）；4、內(nèi)容摘要；5、總體方案示意圖或工作原理框圖（或流程圖）；6、頂層邏輯電路圖組成、信號(hào)定義及簡(jiǎn)單敘述；7、低層功能模塊設(shè)計(jì)，邏輯抽象（定義input和output），簡(jiǎn)述邏輯電路工作原理，并要求附有*.gdf和*.v文件及文件中語(yǔ)句注釋?zhuān)蛔珜?xiě)設(shè)計(jì)報(bào)告格式及要求(供參考)撰寫(xiě)數(shù)字系統(tǒng)的設(shè)計(jì)報(bào)告1、封面〝數(shù)字電路EDA課程設(shè)計(jì)75撰寫(xiě)數(shù)字系統(tǒng)的設(shè)計(jì)報(bào)告8、對(duì)應(yīng)各模塊功能仿真波形（數(shù)據(jù)分析）分析及結(jié)論；9、選用芯片型號(hào)、定義芯片管腳號(hào)（列表格示意）及簡(jiǎn)述下載過(guò)程；10、《課程設(shè)計(jì)》設(shè)計(jì)中遇到問(wèn)題及解決方法；11、《課程設(shè)計(jì)》設(shè)計(jì)項(xiàng)目完成最終結(jié)論；12、《課程設(shè)計(jì)》項(xiàng)目的特點(diǎn)和實(shí)用性；13、心得體會(huì)或結(jié)束語(yǔ)；14、參閱教材及文獻(xiàn)；15、其他。上述共計(jì)15項(xiàng)欄目撰寫(xiě)設(shè)計(jì)報(bào)告格式及要求(供參考)撰寫(xiě)數(shù)字系統(tǒng)的設(shè)計(jì)報(bào)告8、對(duì)應(yīng)各模塊功能仿真波形（76課程設(shè)計(jì)課題Ⅳ、有關(guān)規(guī)定：⑴《課設(shè)》一人一組；⑵設(shè)計(jì)仿真及下載、演示必須經(jīng)教師在實(shí)驗(yàn)室驗(yàn)收后，學(xué)生《課設(shè)》成績(jī)有效；⑶《課設(shè)》設(shè)計(jì)報(bào)告一人一份，定于19周前交。

Ⅴ、成績(jī)?cè)u(píng)定分3部分：⑴多功能數(shù)字電子鐘基本功能實(shí)現(xiàn)，經(jīng)演示驗(yàn)收后為60分；⑵報(bào)告分為20分，按報(bào)告格式要求書(shū)寫(xiě)（內(nèi)含有兩種設(shè)計(jì)方法，即分別用原理圖方法和用Verilog語(yǔ)言描述模塊）；⑶自己擴(kuò)展電子鐘的其他功能加分；⑷用Verilog語(yǔ)言描述模塊加分；總分為100分。1、多功能數(shù)字電子鐘課程設(shè)計(jì)課題1、多功能數(shù)字電子鐘77課程設(shè)計(jì)課題設(shè)計(jì)要求：⑴控制功能包括①洗衣機(jī)的為待機(jī)5秒→正轉(zhuǎn)60秒→待機(jī)5秒→反轉(zhuǎn)60秒，并用3個(gè)LED燈和7段顯示器分別表示其工作狀態(tài)和顯示相應(yīng)工作狀態(tài)下的運(yùn)行循環(huán)次數(shù)；②可自行設(shè)定洗衣機(jī)的循環(huán)次數(shù)，這里設(shè)最大的循環(huán)次數(shù)為設(shè)置15,即（1111）B次；③具有緊急情況的處理功能。當(dāng)發(fā)生緊急情況時(shí)，立即轉(zhuǎn)入到待機(jī)狀態(tài)，緊急情況解除后繼續(xù)執(zhí)行后續(xù)步驟；④洗衣機(jī)設(shè)定循環(huán)次數(shù)遞減到零時(shí)，立即報(bào)警，以表示洗衣機(jī)設(shè)定洗衣機(jī)的循環(huán)次數(shù)已經(jīng)結(jié)束。2、半自動(dòng)洗衣機(jī)控制電路（選做）課程設(shè)計(jì)課題設(shè)計(jì)要求：⑴控制功能包括①洗衣機(jī)的為待78課程設(shè)計(jì)課題⑵擴(kuò)展功能由自己擬定、發(fā)揮與創(chuàng)新；請(qǐng)用原理圖輸入法（圖形輸入法）和硬件描述語(yǔ)言設(shè)計(jì)（VerilogHDL語(yǔ)言）兩種方法在Max-plusⅡ軟件系統(tǒng)平臺(tái)上建立數(shù)字洗衣機(jī)控制電路的頂層文件并完成編譯和仿真。輸入變量：時(shí)鐘CLK，直接清零CLR，暫停/連續(xù)EN，置數(shù)（預(yù)置數(shù)）LD，設(shè)定洗衣機(jī)的循環(huán)次數(shù)（如0011次）；輸出變量：三個(gè)工作狀態(tài)S、R、L，一個(gè)工作過(guò)程周期t(秒)，8421BCD碼HR[3:0]和LR[3:0]輸出。報(bào)警信號(hào)ALARM。2、半自動(dòng)洗衣機(jī)控制電路（選做）課程設(shè)計(jì)課題⑵擴(kuò)展功能由自己擬定、發(fā)揮與創(chuàng)新79第四部分

〝多功能數(shù)字電子鐘〞的設(shè)計(jì)與仿真簡(jiǎn)述

第四部分

〝多功能數(shù)字電子鐘〞的設(shè)計(jì)與仿真簡(jiǎn)述

80課程設(shè)計(jì)課題1、〝秒〞〝分〞〝小時(shí)〞計(jì)時(shí)單元功能電路模塊⑴〝秒〞〝分〞計(jì)時(shí)功能電路模塊課程設(shè)計(jì)課題1、〝秒〞〝分〞〝小時(shí)〞計(jì)時(shí)81課程設(shè)計(jì)課題邏輯電路原理簡(jiǎn)述：①由二片74161和門(mén)電路組成；Q[3..0]作個(gè)位計(jì)數(shù)，Q[7..4]作十位計(jì)數(shù)；②個(gè)位計(jì)數(shù)為（9）時(shí)，在時(shí)鐘作用下個(gè)位計(jì)數(shù)器置零、十位作加1計(jì)數(shù)；③當(dāng)邏輯電路輸出Q為（59）時(shí)，在時(shí)鐘作用下計(jì)數(shù)器同步置零；④進(jìn)位信號(hào)是低電平有效，而且與～CPS。課程設(shè)計(jì)課題邏輯電路原理簡(jiǎn)述：①由二片74161和門(mén)電82課程設(shè)計(jì)課題1、〝秒〞〝分〞〝小時(shí)〞計(jì)時(shí)單元功能電路模塊⑴〝秒〞〝分〞計(jì)時(shí)功能電路Verilog語(yǔ)言描述modulevm60(MH,ML,CP60M,CPM);output[3:0]MH;output[3:0]ML;outputCP60M;inputCPM; reg[3:0]MH;reg[3:0]ML;always@(posedgeCPM)beginif((MH[3:0]==4'b0101)&(ML[3:0]==4'b1001))beginMH[3:0]<=4'b0000;ML[3:0]<=4'b0000;endelseif(ML[3:0]==4'b1001)beginML[3:0]<=4'b0000;MH[3:0]<=MH[3:0]+1'b1;endelsebeginMH[3:0]<=MH[3:0];ML[3:0]<=ML[3:0]+1'b1;endendassignCP60M=~(~MH[3]&MH[2]&~MH[1]&MH[0]&ML[3]&~ML[2]&~ML[1]&ML[0]&~CPM);endmodule課程設(shè)計(jì)課題1、〝秒〞〝分〞〝小時(shí)〞計(jì)時(shí)83課程設(shè)計(jì)課題〝秒〞計(jì)時(shí)功能電路其仿真波形分析仿真波形可知：①S[3..0]作個(gè)位計(jì)數(shù)，S[7..4]作十位計(jì)數(shù)；②邏輯電路輸出為（59）時(shí)，在時(shí)鐘作用下計(jì)數(shù)器同步置零；③個(gè)位計(jì)數(shù)為（9）時(shí)，在時(shí)鐘作用下個(gè)位計(jì)數(shù)器置零、十位作加1計(jì)數(shù)；④…。結(jié)論是符合秒計(jì)時(shí)規(guī)律，邏輯電路設(shè)計(jì)正確。⑵〝小時(shí)〞計(jì)時(shí)功能電路（略）課程設(shè)計(jì)課題〝秒〞計(jì)時(shí)功能電路其仿真波形84課程設(shè)計(jì)課題2、〝小時(shí)〞、〝分〞及〝秒〞計(jì)時(shí)功能電路級(jí)連數(shù)字電子鐘最基本的計(jì)時(shí)電路在CPS（秒）時(shí)鐘作用下，其電路輸出變量為H[7..0]，M[7..0]及S[7..0]，按8421BCD碼正常走時(shí)，電路為異步時(shí)序邏輯電路。課程設(shè)計(jì)課題2、〝小時(shí)〞、〝分〞及〝秒〞計(jì)時(shí)85課程設(shè)計(jì)課題2、〝小時(shí)〞、〝分〞及〝秒〞計(jì)時(shí)功能電路級(jí)連由電路分析得知時(shí)序電路為異步結(jié)構(gòu)，在CPS（秒）時(shí)鐘用下，〝秒〞模塊計(jì)時(shí)為59時(shí)發(fā)出一進(jìn)位信號(hào)CP60S（低電平），即CPM;〝分〞模塊計(jì)時(shí)為59時(shí)發(fā)出一進(jìn)位信號(hào)CP60M（低電平），即CPH;〝小時(shí)〞模塊計(jì)時(shí)為24進(jìn)制。電子鐘計(jì)時(shí)電路的輸出變量為H[7..0]，M[7..0]及S[7..0]，按8421BCD碼正常計(jì)數(shù)走時(shí)。課程設(shè)計(jì)課題2、〝小時(shí)〞、〝分〞及〝秒〞計(jì)時(shí)86

仿真波形如下：

仿真波形分析及結(jié)論：由仿真波形分析得知在CPS（秒）時(shí)鐘作用下，電路正常走時(shí)。分析過(guò)程完全符合多功能數(shù)字電子鐘最基本的計(jì)時(shí)功能，邏輯電路設(shè)計(jì)正確。課程設(shè)計(jì)課題仿真波形如下：仿真波形分析及結(jié)論：課程設(shè)計(jì)課題87

仿真波形如下：

仿真波形分析及結(jié)論：由仿真波形分析得知在CPS（秒）時(shí)鐘作用下，電路正常走時(shí)。分析過(guò)程完全符合多功能數(shù)字電子鐘最基本的計(jì)時(shí)功能，邏輯電路設(shè)計(jì)正確。課程設(shè)計(jì)課題仿真波形如下：仿真波形分析及結(jié)論：課程設(shè)計(jì)課題882、〝小時(shí)〞、〝分〞及〝秒〞計(jì)時(shí)功能電路級(jí)連特別提示由電路分析得知時(shí)序電路為異步結(jié)構(gòu)，在CPS（秒）時(shí)鐘用下，〝秒〞模塊計(jì)時(shí)為59時(shí)發(fā)出一進(jìn)位信號(hào)CP60S（低電平），即CPM;〝分〞模塊計(jì)時(shí)為59時(shí)發(fā)出一進(jìn)位信號(hào)CP60M（低電平），即CPH;〝小時(shí)〞模塊計(jì)時(shí)為24進(jìn)制。電子鐘計(jì)時(shí)電路的輸出變量為H[7..0]，M[7..0]及S[7..0]，按8421BCD碼正常計(jì)數(shù)走時(shí)。2、〝小時(shí)〞、〝分〞及〝秒〞計(jì)時(shí)功能電路級(jí)連89

仿真波形如下：注意CP60S、CP60M進(jìn)位信號(hào)

仿真波形分析及結(jié)論：由仿真波形分析得知在CPS（秒）時(shí)鐘作用下，電路正常走時(shí)。分析仿真波形過(guò)程看出異步時(shí)鐘邏輯電路，在設(shè)計(jì)上做到其效果視為同步邏輯電路，即輸出變量Q,均在CPS的上升沿作用下！仿真波形如下：注意CP60S、CP60M進(jìn)位信號(hào)90

仿真波形如下：注意CP60S、CP60M進(jìn)位信號(hào)仿真波形分析及結(jié)論：由仿真波形分析得知在CPS（秒）時(shí)鐘作用下，電路正常走時(shí)。分析仿真波形過(guò)程看出異步時(shí)鐘邏輯電路，在設(shè)計(jì)上做到其效果視為同步邏輯電路，即輸出變量Q,均在CPS的上升沿作用下！仿真波形如下：注意CP60S、CP60M進(jìn)位信號(hào)91課程設(shè)計(jì)課題3、校正〝小時(shí)〞、〝分〞ⅰ、校正〝分〞的原理：2選一邏輯電路，即SWM

＝0時(shí)，CPM=CPS(校分);SWM＝1時(shí)，CPM=CP60S(正常走時(shí))；ⅱ、邏輯電路的組成：由門(mén)構(gòu)成。課程設(shè)計(jì)課題3、校正〝小時(shí)〞、〝分〞ⅰ、校正92課程設(shè)計(jì)課題3、校正〝小時(shí)〞、〝分〞ⅰ、校正〝小時(shí)〞的原理：2選一邏輯電路，即SWH＝0時(shí)，CPH=CPS(校時(shí));SWH＝1時(shí)，CPH=CP60M(正常走時(shí))；ⅱ、邏輯電路的組成：由門(mén)構(gòu)成。課程設(shè)計(jì)課題3、校正〝小時(shí)〞、〝分〞ⅰ、校正93課程設(shè)計(jì)課題3、校正〝小時(shí)〞、〝分〞邏輯電路原理簡(jiǎn)述：①由與非門(mén)和非門(mén)電路組成的2選一數(shù)據(jù)選擇器；輸入變量為CPS、CP60M、CP60S、及SWH、SWM,輸出變量為CPH、CPM；②SWHSWM=01時(shí)電路功能為〝校時(shí)〞，SWHSWM=10時(shí)電路功能為〝校分〞，SWHSWM=11時(shí)電路功能為正常走時(shí)。課程設(shè)計(jì)課題3、校正〝小時(shí)〞、〝分〞94

仿真波形如下：

仿真波形分析及結(jié)論：由仿真波形分析得知在SWHSWM=01時(shí)，電路完成〝校時(shí)〞功能；SWHSWM=10時(shí)電路完成〝校分〞功能；在SWHSWM=11時(shí)，電路正常走時(shí)。分析過(guò)程完全符合多功能數(shù)字電子鐘校時(shí)功能，邏輯電路設(shè)計(jì)正確。課程設(shè)計(jì)課題仿真波形如下：仿真波形分析及結(jié)論：課程設(shè)計(jì)課題95

仿真波形如下：

仿真波形分析及結(jié)論：由仿真波形分析得知在SWHSWM=01

時(shí)，電路完成〝校時(shí)〞功能；SWHSWM=10時(shí)電路完成〝校分〞功能；在SWHSWM=11時(shí)，電路正常走時(shí)。分析過(guò)程完全符合多功能數(shù)字電子鐘校時(shí)功能，邏輯電路設(shè)計(jì)正確。課程設(shè)計(jì)課題仿真波形如下：仿真波形分析及結(jié)論：課程設(shè)計(jì)課題96課程設(shè)計(jì)課題3、校正〝小時(shí)〞、〝分〞提出問(wèn)題：在邏輯電路設(shè)計(jì)上如何處理和解決，即SWH=0，SWM=0時(shí)邏輯電路功能是同時(shí)為〝校時(shí)〞又〝校分〞，應(yīng)避免（SWH，SWM）=00電路功能，即無(wú)效（禁止）。使之與（SWH，SWM）=11時(shí)電路功能為正常走時(shí)。課程設(shè)計(jì)課題3、校正〝小時(shí)〞、〝分〞973、校正〝小時(shí)〞、〝分〞（改進(jìn)型）3、校正〝小時(shí)〞、〝分〞邏輯電路原理簡(jiǎn)述：①由2/4譯碼器、與非門(mén)和非門(mén)電路組成的校時(shí)、校分邏輯電路；輸入變量為CPS、CP60M、CP60S、及SWH、SWM,輸出變量為CPH、CPM；②WHWM=01時(shí)電路功能為〝校時(shí)〞，WHWM=10時(shí)為〝校分〞，SWHSWM=11(00)時(shí)電路功能為正常走時(shí)。3、校正〝小時(shí)〞、〝分〞（改進(jìn)型）3、校正〝98

仿真波形如下：

仿真波形分析及結(jié)論：由仿真波形分析得知在SWHSWM=01時(shí)，電路完成〝校時(shí)〞功能，即（CPH=CPS）；SWHSWM=10時(shí)電路完成〝校分〞功能（CPM=CPS）；在SWHSWM=11(00)時(shí)，電路正常走時(shí)。分析過(guò)程完全符合多功能數(shù)字電子鐘校時(shí)功能，邏輯電路設(shè)計(jì)正確。課程設(shè)計(jì)課題仿真波形如下：仿真波形分析及結(jié)論：課程設(shè)計(jì)課題99〝多功能數(shù)字電子鐘〞的頂層邏輯電路（參考）〝多功能數(shù)字電子鐘〞的頂層邏輯電路（參考）100課程設(shè)計(jì)課題3、校正〝小時(shí)〞、〝分〞modulevjaoshi(CPH,CPM,CP60M,CP60S,CPS,SWH,SWM);inputCP60M,CP60S,CPS,SWH,SWM;outputCPH,CPM; regCPH,CPM;always@(SWHorSWMorCP60SorCP60MorCPS)begincase({SWH,SWM})2'b11:beginCPH<=CP60M;CPM<=CP60S;end2'b01:beginCPH<=CPS;CPM<=CP60S;end2'b10:beginCPM<=CPS;CPH<=CP60M;end2'b00:beginCPH<=CP60M;CPM<=CP60S;endendcaseendendmodule課程設(shè)計(jì)課題3、校正〝小時(shí)〞、〝分〞modu101課程設(shè)計(jì)課題4、整點(diǎn)報(bào)時(shí)（S3＝0時(shí)500HZ、S3＝1時(shí)1KHZ）邏輯電路原理簡(jiǎn)述：①由門(mén)電路和2選1選擇器組成的組合電路；輸入變量為M[7..0]、S[7..0]以及矩形波1Khz、500hz,輸出變量為FU；②當(dāng)M[7..0]=01011001、S[7..0]=01010001，…時(shí)，即（51）、（53）、（55）、（57）、秒時(shí)電路功能為〝報(bào)4聲低音〞，F(xiàn)U=500hz，注意這時(shí)S3=0；③當(dāng)（59）秒時(shí)，即S3＝1時(shí)…。課程設(shè)計(jì)課題4、整點(diǎn)報(bào)時(shí)（S3＝0時(shí)500H102課程設(shè)計(jì)課題4、整點(diǎn)報(bào)時(shí)（S3＝0時(shí)500HZ、S3＝1時(shí)1KHZ）ⅰ、整點(diǎn)報(bào)時(shí)的原理：譯碼，即譯出59分51秒、53秒…59秒；ⅱ、邏輯電路的組成：由門(mén)和T觸發(fā)器構(gòu)成。課程設(shè)計(jì)課題4、整點(diǎn)報(bào)時(shí)（S3＝0時(shí)500H103課程設(shè)計(jì)課題4、整點(diǎn)報(bào)時(shí)（S3＝0時(shí)500HZ、S3＝1時(shí)1KHZ）邏輯電路原理簡(jiǎn)述：①由與非門(mén)和非門(mén)電路組成的組合電路；輸入變量為M[7..0]、S[7..0]以及矩形波1Khz、500hz,輸出變量為FU；②當(dāng)M[7..0]=01011001、S[7..0]=01010001，…時(shí)，即（51）、（53）、（55）、（57）、秒時(shí)電路功能為〝報(bào)4聲低音〞，F(xiàn)U=500hz，注意這時(shí)S3=0；③當(dāng)（59）秒時(shí)，即S3＝1時(shí)…。課程設(shè)計(jì)課題4、整點(diǎn)報(bào)時(shí)（S3＝0時(shí)500H104課程設(shè)計(jì)課題4、整點(diǎn)報(bào)時(shí)課程設(shè)計(jì)課題4、整點(diǎn)報(bào)時(shí)105

仿真波形如下：

仿真波形分析及結(jié)論：由仿真波形分析得知在時(shí)段控制上，即在59分51秒、53秒、55秒、57秒電子鐘揚(yáng)聲器發(fā)出500HZ低音，59秒發(fā)出1KHZ高音。分析過(guò)程完全符合多功能數(shù)字電子鐘整點(diǎn)報(bào)時(shí)功能，邏輯電路設(shè)計(jì)正確。課程設(shè)計(jì)課題仿真波形如下：仿真波形分析及結(jié)論：課程設(shè)計(jì)課題106課程設(shè)計(jì)課題4、整點(diǎn)報(bào)時(shí)(方法二，提出問(wèn)題自行研討！)ⅰ、整點(diǎn)報(bào)時(shí)的原理：譯碼，即譯出59分49秒、51秒…59秒；（S[7..0]>01001000,即G48＝＝1）ⅱ、邏輯電路的組成：由門(mén)、7485和T觸發(fā)器構(gòu)成。課程設(shè)計(jì)課題4、整點(diǎn)報(bào)時(shí)(方法二，提出問(wèn)題自行研討！)ⅰ、整107

仿真波形如下：

仿真波形分析及結(jié)論：由仿真波形分析得知在時(shí)段控制上，即在59分49秒、51秒、53秒、55秒、57秒電子鐘揚(yáng)聲器發(fā)出500HZ低音，59秒發(fā)出1KHZ高音。分析過(guò)程完全符合多功能數(shù)字電子鐘整點(diǎn)報(bào)時(shí)功能。課程設(shè)計(jì)課題仿真波形如下：仿真波形分析及結(jié)論：課程設(shè)計(jì)課題108〝多功能數(shù)字電子鐘〞的頂層邏輯電路（參考）〝多功能數(shù)字電子鐘〞的頂層邏輯電路（參考）1094、整點(diǎn)報(bào)時(shí)modulevbaoshi(M,S,CP1k,FU);input[7:0]M,S;inputCP1k;outputFU; regFU;regCP500;wirePM;