門電路和組合邏輯電路課件

第12章邏輯門

和組合邏輯電路12.1邏輯門電路12.3組合邏輯電路的分析和設(shè)計(jì)12.4常用中規(guī)模組合邏輯功能器件第12章邏輯門

和組合邏輯電路12.1

由電子電路實(shí)現(xiàn)邏輯運(yùn)算時(shí)，它的輸入和輸出信號(hào)都是用電位（或稱電平）的高低表示的。高電平和低電平都不是一個(gè)固定的數(shù)值，而是有一定的變化范圍。

門電路是用以實(shí)現(xiàn)邏輯關(guān)系的電子電路，與前面所講過(guò)的基本邏輯關(guān)系相對(duì)應(yīng)。

門電路主要有：與門、或門、非門、與非門、或非門、異或門等。12.1.1

基本邏輯門電路12.1

基本門電路由電子電路實(shí)現(xiàn)邏輯運(yùn)算時(shí)，它的輸入和輸出信號(hào)

電平的高低一般用“1”和“0”兩種狀態(tài)區(qū)別，若規(guī)定高電平為“1”，低電平為“0”則稱為正邏輯。反之則稱為負(fù)邏輯。若無(wú)特殊說(shuō)明，均采用正邏輯。100VUCC高電平低電平電平的高低一般用“1”和“0”兩種狀態(tài)區(qū)別，若規(guī)定高1.與門電路(1)電路(2)工作原理輸入A、B、C全為高電平“1”，輸出Y為“1”。輸入A、B、C不全為“1”，輸出Y

為“0”。0V0V0V0V0V3V+U12VRDADCABYDBC3V3V3V0V00000010101011001000011001001111ABYC“與”門邏輯狀態(tài)表0V3V1.與門電路(1)電路(2)工作原理輸入A、B、C1.與門電路(3)邏輯關(guān)系：“與”邏輯即：有“0”出“0”，

全“1”出“1”Y=ABC邏輯表達(dá)式：

邏輯符號(hào)：&ABYC00000010101011001000011001001111ABYC“與”門邏輯狀態(tài)表1.與門電路(3)邏輯關(guān)系：“與”邏輯即：有“0”出2.或門電路(1)電路0V0V0V0V0V3V3V3V3V0V00000011101111011001011101011111ABYC“或”門邏輯狀態(tài)表3V3V-U12VRDADCABYDBC(2)工作原理輸入A、B、C全為低電平“0”，輸出Y為“0”。輸入A、B、C有一個(gè)為“1”，輸出Y

為“1”。2.或門電路(1)電路0V0V0V0V0V3V3V3V2.或門電路(3)邏輯關(guān)系：“或”邏輯即：有“1”出“1”，

全“0”出“0”Y=A+B+C邏輯表達(dá)式：邏輯符號(hào)：ABYC>100000011101111011001011101011111ABYC“或”門邏輯狀態(tài)表2.或門電路(3)邏輯關(guān)系：“或”邏輯即：有“1”出“3.非門電路+UCC-UBBARKRBRCYT10截止飽和(2)邏輯表達(dá)式：Y=A“0”10“1”(1)電路“0”“1”AY“非”門邏輯狀態(tài)表邏輯符號(hào)1AY3.非門電路+UCC-UBBARKRBRCYT101.與非門有“0”出“1”，全“1”出“0”“與”門&ABCY&ABC“與非”門00010011101111011001011101011110ABYC“與非”門邏輯狀態(tài)表Y=ABC邏輯表達(dá)式：1Y“非”門12.1.2

復(fù)合門1.與非門有“0”出“1”，全“1”出“0”“與”門&AB2.或非門Y≥1ABC“或非”門1Y12.1.2復(fù)合門“或”門ABC>1有“1”出“0”，全“0”出“1”00010010101011001000011001001110ABYC“或非”門邏輯狀態(tài)表Y=A+B+C邏輯表達(dá)式：2.或非門Y≥1ABC“或非”門1Y12.1.2復(fù)合門例：根據(jù)輸入波形畫出輸出波形ABY1有“0”出“0”，全“1”出“1”有“1”出“1”，全“0”出“0”&ABY1>1ABY2Y2例：根據(jù)輸入波形畫出輸出波形ABY1有“0”出“0”，全“1ABC&1&D>1Y3.與或非門電路12.1.2復(fù)合門Y=A.B+C.D邏輯表達(dá)式：>1&&YABCD邏輯符號(hào)ABC&1&D>1Y3.與或非門電路12.1.2復(fù)合門例：用“與非”門構(gòu)成基本門電路(2)應(yīng)用“與非”門構(gòu)成“或”門電路(1)應(yīng)用“與非”門構(gòu)成“與”門電路AY&B&BAY&&&由邏輯代數(shù)運(yùn)算法則：由邏輯代數(shù)運(yùn)算法則：例：用“與非”門構(gòu)成基本門電路(2)應(yīng)用“與非”門構(gòu)成“&YA(3)應(yīng)用“與非”門構(gòu)成“非”門電路(4)用“與非”門構(gòu)成“或非”門YBA&&&&由邏輯代數(shù)運(yùn)算法則：&YA(3)應(yīng)用“與非”門構(gòu)成“非”門電路(4)用“與非

TTL門電路是雙極型集成電路，與分立元件相比，具有速度快、可靠性高和微型化等優(yōu)點(diǎn)，目前分立元件電路已被集成電路替代。12.1.3集成邏輯門TTL門電路是雙極型集成電路，與分立元件相比，具有速有“0”出“1”全“1”出“0”“與非”邏輯關(guān)系00010011101111011001011101011110ABYC“與非”門邏輯狀態(tài)表Y=ABC邏輯表達(dá)式：Y&ABC“與非”門12.1.3集成邏輯門有“0”出“1”全“1”出“0”“與非”邏輯關(guān)系00010074LS00、74LS20管腳排列示意圖&&1211109814133456712&&UCC4B4A4Y3B3A3Y1B1A1Y2B2A2YGND(a)74LS001211109814133456712&&UCC2D3C2BNC2A2Y1B1ANC1D1C1YGND74LS20(b)74LS00、74LS20管腳排列示意圖&&1211109812.6

組合邏輯電路的分析和設(shè)計(jì)

組合邏輯電路：任何時(shí)刻電路的輸出狀態(tài)只取決于該時(shí)刻的輸入狀態(tài)，而與該時(shí)刻以前的電路狀態(tài)無(wú)關(guān)。組合邏輯電路框圖X1XnX2Y2Y1Yn......組合邏輯電路輸入輸出12.6組合邏輯電路的分析和設(shè)計(jì)組合邏輯12.2.1組合邏輯電路的分析(1)由邏輯圖寫出輸出端的邏輯表達(dá)式(2)運(yùn)用邏輯代數(shù)化簡(jiǎn)或變換(3)列邏輯狀態(tài)表(4)分析邏輯功能已知邏輯電路確定邏輯功能分析步驟：12.2.1組合邏輯電路的分析(1)由邏輯圖寫出例1：分析下圖的邏輯功能(1)寫出邏輯表達(dá)式Y(jié)=Y2Y3=AABBAB...AB..AB.A..ABBY1AB&&&&YY3Y2例1：分析下圖的邏輯功能(1)寫出邏輯表達(dá)式Y(jié)=(2)應(yīng)用邏輯代數(shù)化簡(jiǎn)Y=AABBAB...=AAB+BAB..=AB+AB反演律=A(A+B)+B(A+B)..反演律=AAB+BAB..(2)應(yīng)用邏輯代數(shù)化簡(jiǎn)Y=AABB(3)列邏輯狀態(tài)表Y=AB+AB=AB邏輯式(4)分析邏輯功能輸入相同輸出為“0”，輸入相異輸出為“1”，稱為“異或”邏輯關(guān)系。這種電路稱“異或”門。

=1ABY邏輯符號(hào)ABY001100111001(3)列邏輯狀態(tài)表Y=AB+AB=AB邏輯式(1)寫出邏輯式例2：分析下圖的邏輯功能A

B.Y=ABAB

.A?B化簡(jiǎn)A

B

=AB+AB&&11BAY&(1)寫出邏輯式例2：分析下圖的邏輯功能AB.Y(2)列邏輯狀態(tài)表Y=AB+AB(3)分析邏輯功能

輸入相同輸出為“1”,輸入相異輸出為“0”,稱為“判一致電路”(“同或門”)

,可用于判斷各輸入端的狀態(tài)是否相同。=AB邏輯式

=1ABY邏輯符號(hào)=ABABY001100100111(2)列邏輯狀態(tài)表Y=AB+AB(3)分析邏輯功例3：分析下圖的邏輯功能Y&&1BA&C101AA寫出邏輯式：=AC+BCY=AC?BC設(shè)：C=1封鎖打開選通A信號(hào)例3：分析下圖的邏輯功能Y&&1BA&C101AA寫出邏輯式BY&&1BA&C001設(shè)：C=0封鎖選通B信號(hào)打開例3：分析下圖的邏輯功能B寫出邏輯式：=AC+BCY=AC?BCBY&&1BA&C001設(shè)：C=0封鎖選通B信號(hào)打開例3：12.2.2組合邏輯電路的設(shè)計(jì)根據(jù)邏輯功能要求邏輯電路設(shè)計(jì)(1)由邏輯要求，列出邏輯狀態(tài)表(2)由邏輯狀態(tài)表寫出邏輯表達(dá)式(3)簡(jiǎn)化和變換邏輯表達(dá)式(4)畫出邏輯圖設(shè)計(jì)步驟如下：12.2.2組合邏輯電路的設(shè)計(jì)根據(jù)邏輯功能要求邏輯電

例1：設(shè)計(jì)一個(gè)三人(A、B、C)表決電路。每人有一按鍵，如果贊同，按鍵，表示“1”；如不贊同，不按鍵，表示“0”。表決結(jié)果用指示燈表示，多數(shù)贊同，燈亮為“1”，反之燈不亮為“0”。(1)列邏輯狀態(tài)表(2)寫出邏輯表達(dá)式取Y=“1”(或Y=“0”)列邏輯式取Y=“1”對(duì)應(yīng)于Y=1，若輸入變量為“1”，則取輸入變量本身(如A)；若輸入變量為“0”則取其反變量(如A)。0000

A

B

C

Y0010010001111000101111011111例1：設(shè)計(jì)一個(gè)三人(A、B、C)表決電路。每人有一按(3)用“與非”門構(gòu)成邏輯電路在一種組合中，各輸入變量之間是“與”關(guān)系各組合之間是“或”關(guān)系0000

A

B

C

Y0010010001111000101111011111ABC00011110011111(3)用“與非”門構(gòu)成邏輯電路在一種組合中，各輸入變量之間三人表決電路&

&

ABCY&&&&ABCC三人表決電路&&ABCY&&&&ABCC例2：設(shè)計(jì)一個(gè)三變量奇偶檢驗(yàn)器。

要求:

當(dāng)輸入變量A、B、C中有奇數(shù)個(gè)同時(shí)為“1”時(shí)，輸出為“1”，否則為“0”。用“與非”門實(shí)現(xiàn)。(1)列邏輯狀態(tài)表(2)寫出邏輯表達(dá)式0000

A

B

C

Y0011010101101001101011001111(3)用“與非”門構(gòu)成邏輯電路ABC00100111101111解：例2：設(shè)計(jì)一個(gè)三變量奇偶檢驗(yàn)器。(1)列邏輯狀態(tài)表(2(4)邏輯圖YCBA01100111110&&&&&&&&1010(4)邏輯圖YCBA01100111110&&&&&&例3:

某工廠有A、B、C三個(gè)車間和一個(gè)自備電站，站內(nèi)有兩臺(tái)發(fā)電機(jī)G1和G2。G1的容量是G2的兩倍。如果一個(gè)車間開工，只需G2運(yùn)行即可滿足要求；如果兩個(gè)車間開工，只需G1運(yùn)行，如果三個(gè)車間同時(shí)開工，則G1和G2均需運(yùn)行。試畫出控制G1和G2運(yùn)行的邏輯圖。

設(shè)：A、B、C分別表示三個(gè)車間的開工狀態(tài)：

開工為“1”，不開工為“0”；

G1和

G2運(yùn)行為“1”，不運(yùn)行為“0”。(1)根據(jù)邏輯要求列狀態(tài)表

首先假設(shè)邏輯變量、邏輯函數(shù)取“0”、“1”的含義。例3:某工廠有A、B、C三個(gè)車間和一個(gè)自備電站，站

邏輯要求：如果一個(gè)車間開工，只需G2運(yùn)行即可滿足要求；如果兩個(gè)車間開工，只需G1運(yùn)行，如果三個(gè)車間同時(shí)開工，則G1和G2均需運(yùn)行。開工“1”不開工“0”運(yùn)行“1”不運(yùn)行“0”(1)根據(jù)邏輯要求列狀態(tài)表0111001010001101101001010011100110111000ABC

G1G2邏輯要求：如果一個(gè)車間開工，只需G2運(yùn)行即可滿足要求(2)由狀態(tài)表寫出邏輯式ABC00100111101111或由卡圖諾可得相同結(jié)果(3)化簡(jiǎn)邏輯式可得：10100101001110011011100001110010ABC

G1

G210001101(2)由狀態(tài)表寫出邏輯式ABC00100111101111(4)用“與非”門構(gòu)成邏輯電路

由邏輯表達(dá)式畫出卡諾圖，由卡圖諾可知，該函數(shù)不可化簡(jiǎn)。ABC00100111101111(4)用“與非”門構(gòu)成邏輯電路由邏輯表達(dá)式畫出卡諾(5)畫出邏輯圖ABCABC&&&&&&&&&G1G2(5)畫出邏輯圖ABCABC&&&&&&&&&G1G2

在數(shù)字電路中，常用的組合電路有加法器、編碼器、譯碼器、數(shù)據(jù)分配器和多路選擇器等。下面幾節(jié)分別介紹這幾種典型組合邏輯電路的使用方法。12.3常用中規(guī)模組合邏輯功能器件在數(shù)字電路中，常用的組合電路有加法器、編碼器、譯碼器12.3.1

加法器

二進(jìn)制十進(jìn)制：0~9十個(gè)數(shù)碼，“逢十進(jìn)一”。

在數(shù)字電路中，為了把電路的兩個(gè)狀態(tài)(“1”態(tài)和“0”態(tài))與數(shù)碼對(duì)應(yīng)起來(lái)，采用二進(jìn)制。二進(jìn)制：0，1兩個(gè)數(shù)碼，“逢二進(jìn)一”。12.3.1加法器二進(jìn)制十進(jìn)制：0~9十個(gè)數(shù)碼，12.3.1

加法器加法器:

實(shí)現(xiàn)二進(jìn)制加法運(yùn)算的電路進(jìn)位如：0

0

0

0

11+10101010不考慮低位來(lái)的進(jìn)位半加器實(shí)現(xiàn)要考慮低位來(lái)的進(jìn)位全加器實(shí)現(xiàn)12.3.1加法器加法器:實(shí)現(xiàn)二進(jìn)制加法運(yùn)算的電路進(jìn)1.半加器

半加：實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加，不考慮來(lái)自低位的進(jìn)位。AB兩個(gè)輸入表示兩個(gè)同位相加的數(shù)兩個(gè)輸出SC表示半加和表示向高位的進(jìn)位邏輯符號(hào)：半加器：COABSC

1.半加器半加：實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加，不半加器邏輯狀態(tài)表邏輯表達(dá)式邏輯圖&=1ABSCA

B

S

C0000011010101101半加器邏輯狀態(tài)表邏輯表達(dá)式邏輯圖&=1ABSCAB2.全加器輸入Ai表示兩個(gè)同位相加的數(shù)BiCi-1表示低位來(lái)的進(jìn)位輸出表示本位和表示向高位的進(jìn)位CiSi

全加：實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加，且考慮來(lái)自低位的進(jìn)位。邏輯符號(hào)：

全加器：AiBiCi-1SiCiCO

CI2.全加器輸入Ai表示兩個(gè)同位相加的數(shù)BiCi-1表示低位(1)列邏輯狀態(tài)表(2)寫出邏輯式Ai

Bi

Ci-1

Si

Ci

0000000110010100110110010101011100111111(1)列邏輯狀態(tài)表(2)寫出邏輯式AiBiC半加器構(gòu)成的全加器>1BiAiCi-1SiCiCO

CO

邏輯圖&=1>1AiCiSiCi-1Bi&&半加器構(gòu)成的全加器>1BiAiCi-1SiCiCOCO邏12.3.2

編碼器

把二進(jìn)制碼按一定規(guī)律編排，使每組代碼具有一特定的含義，稱為編碼。具有編碼功能的邏輯電路稱為編碼器。

n

位二進(jìn)制代碼有2n

種組合，可以表示2n

個(gè)信息。

要表示N個(gè)信息所需的二進(jìn)制代碼應(yīng)滿足

2n

N12.3.2編碼器把二進(jìn)制碼按一定規(guī)律編1.二進(jìn)制編碼器將輸入信號(hào)編成二進(jìn)制代碼的電路。2n個(gè)n位編碼器高低電平信號(hào)二進(jìn)制代碼1.二進(jìn)制編碼器將輸入信號(hào)編成二進(jìn)制代碼的電路。2n個(gè)n(1)分析要求：

輸入有8個(gè)信號(hào)，即N=8，根據(jù)2n

N的關(guān)系，即n=3，即輸出為三位二進(jìn)制代碼。例：設(shè)計(jì)一個(gè)編碼器，滿足以下要求：(1)將I0、I1、…I78個(gè)信號(hào)編成二進(jìn)制代碼。(2)編碼器每次只能對(duì)一個(gè)信號(hào)進(jìn)行編碼，不允許兩個(gè)或兩個(gè)以上的信號(hào)同時(shí)有效。(3)

設(shè)輸入信號(hào)高電平有效。解：(1)分析要求：例：設(shè)計(jì)一個(gè)編碼器，滿足以下要求：解：001011101000010100110111I0I1I2I3I4I5I6I7(2)列編碼表：輸入輸出Y2

Y1

Y000101(3)寫出邏輯式并轉(zhuǎn)換成“與非”式Y(jié)2=I4+I5+I6+I7=I4I5I6I7...=I4+I5+I6+I7Y1=I2+I3+I6+I7=I2I3I6I7...=I2+I3+I6+I7Y0=I1+I3+I5+I7=I1I3I5I7...=I1+I3+I5+I7(3)寫出邏輯式并轉(zhuǎn)換成“與非”式Y(jié)2=I4+(4)畫出邏輯圖10000000111I7I6I5I4I3I1I2&&&1111111Y2Y1Y0(4)畫出邏輯圖10000000111I7I6I5I4將十進(jìn)制數(shù)0~9編成二進(jìn)制代碼的電路2.二–

十進(jìn)制編碼器表示十進(jìn)制數(shù)4位10個(gè)編碼器高低電平信號(hào)二進(jìn)制代碼將十進(jìn)制數(shù)0~9編成二進(jìn)制代碼的電路2.二–十

列編碼表：四位二進(jìn)制代碼可以表示十六種不同的狀態(tài)，其中任何十種狀態(tài)都可以表示0~9十個(gè)數(shù)碼，最常用的是8421碼。8421BCD碼編碼表000輸出輸入Y1Y2Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)Y30001110100001111000110110000000000111列編碼表：8421BCD碼編碼表000輸出輸入Y1Y2

寫出邏輯式并化成“或非”門和“與非”門Y3=I8+I9.

=I4+

I6I5+I7Y2=I4+I5+I6+I7Y0=I1+I3+I5+I7+I9.=I1+I9I3+I7

I5+I7..

=I2+

I6I3+I7Y1=I2+I3+I6+I7寫出邏輯式并化成“或非”門和“與非”門Y3=I8+I畫出邏輯圖10000000011101101001&&&>1>1>1>1>1>1I1I2I3I4I5I6I7I8I9Y3Y2Y1Y0畫出邏輯圖10000000011101101001&&&>

法二：法二：十鍵8421碼編碼器的邏輯圖+5V&Y3&Y2&Y1&Y0I0I1I2I3I4I5I6I7I8I91K

×10S001S12S23S34S45S56S67S78S89S9001100十鍵8421碼編碼器的邏輯圖+5V&Y3&Y2&Y1&Y0I

當(dāng)有兩個(gè)或兩個(gè)以上的信號(hào)同時(shí)輸入編碼電路，電路只能對(duì)其中一個(gè)優(yōu)先級(jí)別高的信號(hào)進(jìn)行編碼。

即允許幾個(gè)信號(hào)同時(shí)有效，但電路只對(duì)其中優(yōu)先級(jí)別高的信號(hào)進(jìn)行編碼，而對(duì)其它優(yōu)先級(jí)別低的信號(hào)不予理睬。3.優(yōu)先編碼器當(dāng)有兩個(gè)或兩個(gè)以上的信號(hào)同時(shí)輸入編碼電路，電路只能對(duì)74LS4147編碼器功能表I9Y0I8I7I6I5I4I3I2I1Y1Y2Y31111111111111輸入(低電平有效)輸出(8421反碼)0

011010

0111110

10001110

100111110

1010111110

10111111110

110011111110

1101111111110111074LS4147編碼器功能表I9Y0I8I7I6I5I4I例:74LS147集成優(yōu)先編碼器(10線-4線)74LS147引腳圖低電平有效1615141312111091234567874LS4147例:74LS147集成優(yōu)先編碼器(10線-4線)74LS112.3.3

譯碼器

譯碼是編碼的反過(guò)程，它是將代碼的組合譯成一個(gè)特定的輸出信號(hào)。1.二進(jìn)制譯碼器8個(gè)3位譯碼器二進(jìn)制代碼高低電平信號(hào)12.3.3譯碼器譯碼是編碼的反過(guò)程，它是將代碼狀態(tài)表

例：三位二進(jìn)制譯碼器（輸出高電平有效）輸入ABCY0Y1Y2Y3Y4Y5Y6Y70001000000000101000000010001000000110001000010000001000101000001001100000001011100000001輸出狀態(tài)表例：三位二進(jìn)制譯碼器（輸出高電寫出邏輯表達(dá)式Y(jié)0=ABCY1=ABCY2=ABCY3=ABCY7=ABCY4=ABCY6=ABCY5=ABC寫出邏輯表達(dá)式Y(jié)0=ABCY1=ABCY2=AB邏輯圖CBA111&&&&&&&&Y0Y1Y2Y3Y4Y5Y6Y701110010000000AABBCC邏輯圖CBA111&&&&&&&&Y0Y1Y2Y3Y4Y5Y譯碼器74138集成譯碼器

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

A0

A1

A3

S2

S3

S1

Y7

GND

VCC

Y1

Y2

Y3

Y4

Y5

Y6

Y0

譯碼器74138集成譯碼器1234567874138集成譯碼器功表能

輸入輸出S1S2S3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7×H××××HHHHHHHH×XH×××HHHHHHHHL×××××HHHHHHHHHLLLLLLHHHHHHHHLLLLHHLHHHHHHHLLLHLHHLHHHHHHLLLHHHHHLHHHHHLLHLLHHHHLHHHHLLHLHHHHHHLHHHLLHHLHHHHHHLHHLLHHHHHHHHHHL一個(gè)3線–8線譯碼器能產(chǎn)生三變量函數(shù)的全部最小項(xiàng)?；谶@一點(diǎn)用該器件能夠方便地實(shí)現(xiàn)三變量邏輯函數(shù)。74138集成譯碼器功表能輸入輸邏輯函數(shù)F＝AB＋BC＋AC

的最小項(xiàng)為：CB“1”A74LS138&F例：利用74LS138實(shí)現(xiàn)邏輯函數(shù)F＝AB＋BC＋AC

解：F＝AB＋BC＋AC

＝ABC＋ABC＋ABC＋ABC

＋ABC

＋ABC

＝∑m( 1,2,3,4,5,6)構(gòu)成的邏輯電路圖邏輯函數(shù)F＝AB＋BC＋AC的最小項(xiàng)為：CB“1”A74L74LS139型譯碼器(a)外引線排列圖；(b)邏輯圖(a)GND1Y31Y21Y11Y01A11A01S876543212Y22Y32Y11Y02A12A02S+UCC10916151413121174LS139(b)11111&Y0&Y1&Y2&Y3SA0A1雙2/4線譯碼器A0、A1是輸入端Y0~Y3是輸出端

S

是使能端74LS139型譯碼器(a)外引線排列圖；(b)邏輯圖74LS139譯碼器功能表

輸入

輸出SA0A1Y0110000011001101110

Y1Y2Y311101110111011174LS139型譯碼器雙2/4線譯碼器A0、A1是輸入端Y0~Y3是輸出端

S

是使能端S=0時(shí)譯碼器工作輸出低電平有效74LS139譯碼器功能表輸入2.

二-十進(jìn)制顯示譯碼器

在數(shù)字電路中，常常需要把運(yùn)算結(jié)果用十進(jìn)制數(shù)顯示出來(lái)，這就要用顯示譯碼器。二十進(jìn)制代碼譯碼器驅(qū)動(dòng)器顯示器2.二-十進(jìn)制顯示譯碼器在數(shù)字電路中，常常需要gfedcba

1.半導(dǎo)體數(shù)碼管

由七段發(fā)光二極管構(gòu)成例：共陰極接法a

b

c

d

e

f

g

01100001101101低電平時(shí)發(fā)光高電平時(shí)發(fā)光共陽(yáng)極接法abcgdef+dgfecbagfedcba共陰極接法abcdefggfedcba1.半導(dǎo)體數(shù)碼管由七段發(fā)光二極管構(gòu)成2.七段譯碼顯示器Q3Q2Q1Q0agfedcb譯碼器二十進(jìn)制代碼(共陰極)100101111117個(gè)4位2.七段譯碼顯示器Q3Q2Q1Q0agfedcb譯碼器七段顯示譯碼器狀態(tài)表gfedcbaQ3Q2Q1Q0a

b

c

d

efg000011111100000101100001001011011012001111110013010001100114010110110115011010111116011111100007100011111118100111110119輸入輸出顯示數(shù)碼七段顯示譯碼器狀態(tài)表gfedcbaQ3Q2Q1QBS204A0A1A2A3

74LS247+5V來(lái)自計(jì)數(shù)器七段譯碼器和數(shù)碼管的連接圖510Ω×7abcdefgRBIBILTA11A22LT3BI4RBI5A36A07GND8911101213141516+UCC74LS247型譯碼器的外引線排列圖abcdefg74LS247BS204A0A1A2A374LS247+5V來(lái)自計(jì)數(shù)器七12.3.4

數(shù)據(jù)選擇器和數(shù)據(jù)分配器

在數(shù)字電路中，當(dāng)需要進(jìn)行遠(yuǎn)距離多路數(shù)字傳輸時(shí)，為了減少傳輸線的數(shù)目，發(fā)送端常通過(guò)一條公共傳輸線，用多路選擇器分時(shí)發(fā)送數(shù)據(jù)到接收端，接收端利用多路分配器分時(shí)將數(shù)據(jù)分配給各路接收端，其原理如圖所示。使能端多路選擇器多路分配器數(shù)據(jù)選擇控制數(shù)據(jù)分配控制發(fā)送端接收端IYD0D1D2D3SA1A0傳輸線A0A1D0D1D2D3S12.3.4數(shù)據(jù)選擇器和數(shù)據(jù)分配器在數(shù)1.數(shù)據(jù)選擇器從多路數(shù)據(jù)中選擇其中所需要的一路數(shù)據(jù)輸出。例：四選一數(shù)據(jù)選擇器輸入數(shù)據(jù)輸出數(shù)據(jù)使能端D0D1D2D3YSA1A0控制信號(hào)1.數(shù)據(jù)選擇器從多路數(shù)據(jù)中選擇其中所需要的一路數(shù)據(jù)輸出由邏輯圖寫出邏輯表達(dá)式74LS153功能表使能選通輸出SA0A1Y10000001100110D3D2D1D0

多路選擇器廣泛應(yīng)用于多路模擬量的采集及A/D轉(zhuǎn)換器中。1SA11D31D21D11D01Y地74LS153(雙4選1)2D32D22D