《FPGA設(shè)計與應(yīng)用》課程教學(xué)大綱

《FPGA設(shè)計與應(yīng)用》課程教學(xué)大綱課程代碼：ABJD0621課程中文名稱:FPGA設(shè)計與應(yīng)用課程英文名稱：DesignandApplicationofFPGA課程性質(zhì)：專業(yè)選修課課程學(xué)分?jǐn)?shù)：3學(xué)分課程學(xué)時數(shù)：48學(xué)時（40+8）授課對象：電子信息工程本課程的前導(dǎo)課程：模擬電路技術(shù)，數(shù)字電路技術(shù)一、課程簡介本課程的任務(wù)在于系統(tǒng)地介紹FPGA的基本知識、常用的開發(fā)FPGA的方法和目標(biāo)器件的結(jié)構(gòu)原理，初步掌握在計算機(jī)的操作環(huán)境中FPGA開發(fā)的能力；使學(xué)生掌握應(yīng)用計算機(jī)的實(shí)際工程設(shè)計能力；熟練掌握設(shè)計輸入方法、VerilogHDL設(shè)計優(yōu)化，能進(jìn)行基于FPGA技術(shù)較典型設(shè)計項(xiàng)目的開發(fā)設(shè)計。通過本課程的學(xué)習(xí)，使得學(xué)生學(xué)習(xí)掌握常規(guī)FPGA設(shè)計軟件基本知識和使用方法，掌握利用計算機(jī)輔助設(shè)計軟件開發(fā)自主課題的方法。通過對FPGA技術(shù)的學(xué)習(xí)，使學(xué)生對已學(xué)過的數(shù)字電路設(shè)計有更加深刻的了解。本課程是電子信息專業(yè)的基礎(chǔ)理論課程之一。它集中了數(shù)字電子技術(shù)基本理模擬電子技術(shù)等內(nèi)容。因此,本課程具有工程性。同時，本課程是一門與實(shí)際緊密結(jié)合的課程，涵蓋了較多的課程實(shí)踐內(nèi)容。在本課程具體內(nèi)容講述中突出重點(diǎn)和難點(diǎn)，并將理論知識融合到可編程現(xiàn)場邏輯器件（FPGA）開發(fā)設(shè)計實(shí)例中，使學(xué)生在學(xué)習(xí)了相關(guān)知識后能夠立即動手具有一定應(yīng)用價值的電路，真正做到學(xué)以致用。也為今后使用電子設(shè)計方法做專用集成芯片打下基礎(chǔ)。學(xué)生在學(xué)習(xí)這門課程時要重視實(shí)踐，重視應(yīng)用開發(fā)，重視理解，切勿死記硬背。二、教學(xué)基本內(nèi)容和要求（一）緒論課程教學(xué)要求：1、知道可編程邏輯器件的發(fā)展。2、了解Verilog歷史與發(fā)展。（二）FPGA硬件特性與Verilog編程技術(shù)課程教學(xué)內(nèi)容：FPGA的結(jié)構(gòu)與工作原理；FPGA產(chǎn)品概述；FPGA的編程與配置；VerilogHDL的設(shè)計特點(diǎn)；VerilogHDL的設(shè)計流程。課程的重點(diǎn)、難點(diǎn)：重點(diǎn)：用VerilogHDL解決實(shí)際數(shù)字系統(tǒng)設(shè)計中問題的設(shè)計流程難點(diǎn)：實(shí)際應(yīng)用中的FPGA的編程與配置；Verilog的設(shè)計流程課程教學(xué)要求：1、了解可編程現(xiàn)場可編程邏輯器件（FPGA）的結(jié)構(gòu)以及工作原理。3、了解FPGA的產(chǎn)品概述。4、掌握FPGA的編程和配置方法。5、了解VerilogHDL與其他硬件描述語言的異同點(diǎn)。6、理解VeillogHDL的設(shè)計特點(diǎn)7、掌握VerilogHDL的設(shè)計流程（三）QuartusⅡ使用方法課程教學(xué)內(nèi)容：QuartusⅡ簡介；QuartusⅡ原理圖輸入設(shè)計方法；課程的重點(diǎn)、難點(diǎn)：重點(diǎn)：QuartusⅡ設(shè)計輸入方法難點(diǎn)：QuartusⅡ設(shè)計輸入方法，宏功能模塊課程教學(xué)要求：1、了解QuartusⅡ設(shè)計流程2、理解實(shí)例分析3、掌握QuartusⅡ原理圖輸入設(shè)計方法4、掌握QuartusⅡ文本輸入設(shè)計方法5、了解QuartusⅡ使用宏功能模塊設(shè)計方法。（四）VerilogHDL基礎(chǔ)設(shè)計課程教學(xué)內(nèi)容：模塊結(jié)構(gòu)；數(shù)據(jù)類型及其常量及變量；運(yùn)算符及表達(dá)式；賦值語句和塊語句；條件語句；循環(huán)語句；結(jié)構(gòu)說明語句系統(tǒng)函數(shù)與任務(wù)課程的重點(diǎn)、難點(diǎn)：重點(diǎn)：各種描述語句，各種運(yùn)算符及表達(dá)式難點(diǎn)：各種描述語句的應(yīng)用課程教學(xué)要求：1、掌握模塊的結(jié)構(gòu)。2、掌握各種數(shù)據(jù)類型。3、掌握各種算術(shù)運(yùn)算和邏輯運(yùn)算。4、掌握各種語句以及應(yīng)用。5、理解系統(tǒng)任務(wù)以及運(yùn)用。（五）組合邏輯與時序邏輯的數(shù)字系統(tǒng)設(shè)計課程教學(xué)內(nèi)容：門級結(jié)構(gòu)描述；VerilogHDL的行為描述建模；各種組合邏輯電路分析與設(shè)計；各種時序邏輯電路分析與設(shè)計。課程的重點(diǎn)、難點(diǎn)：重點(diǎn)：各種組合邏輯電路分析與設(shè)計；各種時序邏輯電路分析與設(shè)計難點(diǎn)：VerilogHDL的行為描述建模課程教學(xué)要求：1、掌握門結(jié)構(gòu)的各種描述方法。2、理解VerilogHDL的行為描述建模。3、掌握各種常用純組合邏輯模塊的設(shè)計方法。4、掌握各種常用時序邏輯模塊的設(shè)計方法。（六）狀態(tài)機(jī)課程教學(xué)內(nèi)容：狀態(tài)機(jī)設(shè)計相關(guān)語句；多進(jìn)程狀態(tài)機(jī)；單進(jìn)程Moore狀態(tài)機(jī)；Mealy有限狀態(tài)機(jī)的設(shè)計。課程的重點(diǎn)、難點(diǎn)：重點(diǎn)：Moore狀態(tài)機(jī)，Mealy狀態(tài)機(jī)難點(diǎn)：Moore狀態(tài)機(jī)，Mealy狀態(tài)機(jī)實(shí)例分析與設(shè)計課程教學(xué)要求：1、理解狀態(tài)機(jī)的結(jié)構(gòu)。2、了解非結(jié)構(gòu)狀態(tài)機(jī)。3、掌握Moore狀態(tài)機(jī)，Mealy狀態(tài)機(jī)4、掌握Moore狀態(tài)機(jī)，Mealy狀態(tài)機(jī)實(shí)例分析5、了解Moore狀態(tài)機(jī)，Mealy狀態(tài)機(jī)實(shí)例設(shè)計三、實(shí)驗(yàn)教學(xué)內(nèi)容及基本要求序號實(shí)驗(yàn)名稱講授課學(xué)時數(shù)實(shí)驗(yàn)性質(zhì)1Quartus原理圖、文本設(shè)計2基礎(chǔ)性實(shí)驗(yàn)2FPGA硬件特性與Verilog編程技術(shù)2設(shè)計性實(shí)驗(yàn)3VerilogHDL基礎(chǔ)2設(shè)計性實(shí)驗(yàn)4QuartusII使用方法2基礎(chǔ)性實(shí)驗(yàn)四、教學(xué)方法與手段課堂講解和討論、實(shí)驗(yàn)鞏固五、各教學(xué)環(huán)節(jié)學(xué)時分配章次教學(xué)內(nèi)容講授課學(xué)時數(shù)實(shí)驗(yàn)課學(xué)時數(shù)1緒論202FPGA硬件特性與Verilog編程技術(shù)403QuartusII使用方法824VerilogHDL基礎(chǔ)1225組合邏輯與時序邏輯的數(shù)字系統(tǒng)設(shè)計826狀態(tài)機(jī)427復(fù)習(xí)20總計408六、考核方式與成績評定標(biāo)準(zhǔn)1、考核方法：按照課堂表現(xiàn)占30%，作業(yè)成績占30%，課程考核成績占40%綜合評定。2、成績評定：最后以優(yōu)秀、良好、中等、及格和不及格五個等級評定課程總成績。七、教學(xué)參考資源參考書目：夏宇聞編著，《Ver