納米CMOS技術(shù)課件PPT

納米CMOS技術(shù)納米CMOS技術(shù)一.緒論二.基礎(chǔ)知識補充—硅的平面工藝三.光刻技術(shù)四.柵工程五.溝道工程和超淺結(jié)技術(shù)六.新型納米CMOS器件

（一）緒論IC技術(shù)發(fā)展沿革：

微米－亞微米－深亞微米－超深亞微米(納米)集成電路的技術(shù)進步一般用微細(xì)加工精度和芯片的集成度來衡量。

2007年：65納米CMOS工藝為主流的集成電路技術(shù)已開始量產(chǎn)。45納米先導(dǎo)性生產(chǎn)線也開始投入運轉(zhuǎn)。CPU上的晶體管數(shù)已達(dá)到8億只。

2011年：Intel宣布使用22nm的工藝，采用全新的3D結(jié)構(gòu)量產(chǎn)芯片。測試芯片在1cm2上集成29億只晶體管。

2013年：14nm生產(chǎn)線正在愛爾蘭基爾代爾郡籌備中，預(yù)計2014年投入運轉(zhuǎn)Intel處理器的發(fā)展硅基MOS集成電路仍將

是微電子技術(shù)的主流“二十一世紀(jì)初，一度很多人認(rèn)為當(dāng)微電子技術(shù)的特征尺寸在2012年達(dá)到0.035微米的“極限”之后，就是硅技術(shù)時代的結(jié)束?！边@實際上是一種很錯誤的觀點。原因:(2008年)1.新材料、新技術(shù)的使用，使特征尺度不斷縮??；2.落后于工藝加工技術(shù)水平的設(shè)計技術(shù)、系統(tǒng)結(jié)構(gòu)等方面都有很大的發(fā)展?jié)摿Γ?.集成電路向集成化系統(tǒng)芯片（SystemOnChip，SOC）發(fā)展，同時，微電子技術(shù)還將廣泛地與其他學(xué)科相結(jié)合，誕生出一系列的新興學(xué)科，比如MEMS（Micro-Electro-MechanicsSystem）和DNA生物芯片。新材料、新技術(shù)的使用

使特征尺度不斷縮小2002年8月13日，英特爾宣布與90nm制程相關(guān)的若干技術(shù)取得突破，包括高性能低功耗晶體管、應(yīng)變硅、高速銅連接和新興低K介質(zhì)材料，這是業(yè)界在生產(chǎn)中首次使用應(yīng)變硅。2006年7月18日，英特爾雙核安騰2處理器發(fā)布，采用了90nm制程技術(shù)生產(chǎn)。新材料、新技術(shù)的使用

使特征尺度不斷縮小2006年7月27日，英特爾發(fā)布酷睿2雙核處理器，該處理器包括2.9億個晶體管，采用了

65nm制程技術(shù)生產(chǎn)。2007年1

月8日，英特爾發(fā)布了用于桌面電腦的65nm酷睿2四核處理器和用于服務(wù)器的四核處理器，晶體管數(shù)量達(dá)到了5.8億個。

2007年1月29日，英特爾宣布在晶體管技術(shù)上取得突破，其下一代處理器所采用的晶體管將應(yīng)用高K柵介質(zhì)和金屬柵極這些創(chuàng)新性的材料。這些突破使得45nm制程技術(shù)快速應(yīng)用于量產(chǎn)產(chǎn)品成為可能。45nm工藝關(guān)鍵技術(shù)32nm技術(shù)曾響起的集結(jié)號

2007年9月，英特爾在開發(fā)者論壇上展示了一款采用32nm工藝技術(shù)制造的300毫米晶圓。12月，IBM展示了32nmCMOS工藝制成的新興SRAM芯片。同月的IEDM會議上，臺積電也發(fā)布了32nm低功耗制程。

IBM32nm研發(fā)聯(lián)盟夢幻組合收攬了IBM、AMD、特許、三星、英飛凌、飛思卡爾和東芝這七家領(lǐng)先的芯片廠商。預(yù)計首款32nm處理器將于2009年上市。32nm技術(shù)將耗費芯片廠商30億美元的工藝研發(fā)成本，相當(dāng)于65nm技術(shù)的兩倍。英特爾和臺積電選擇孤軍奮戰(zhàn)。2009年對22nm技術(shù)節(jié)點的設(shè)想工程師必須做出重大決定以實現(xiàn)22nm技術(shù)結(jié)點例如：是否要從平面化的CMOS器件結(jié)構(gòu)轉(zhuǎn)變?yōu)槎鄸沤Y(jié)構(gòu)；是否要使用不同的溝道材料。22nm工藝的風(fēng)險評估(2009)Intel的22nm工藝（2012年）Intel宣布使用22nm的工藝，采用全新的3D結(jié)構(gòu)量產(chǎn)芯片。

英特爾的22nm制程將基于英特爾的第三代high-k/金屬柵方法，它使用銅互連、low-k技術(shù)。與32nm相同，英特爾采用193nm浸液式光刻技術(shù)。Intel公布的關(guān)于未來兩年的路線圖（2012年）2013年，以14nm工藝生產(chǎn)芯片；2015年，以10nm工藝生產(chǎn)芯片；2017年，以7nm工藝生產(chǎn)芯片。設(shè)計技術(shù)、系統(tǒng)結(jié)構(gòu)等方面的發(fā)展以Intel的“Tick-Tock”處理器發(fā)展戰(zhàn)略為例：

Tick-Tock就是時鐘的“嘀嗒”的意思，一個嘀嗒代表著一秒，而在Intel處理器發(fā)展戰(zhàn)略上，每一個嘀嗒代表2年一次的工藝制程進步。

每個Tick-Tock中的“Tick”，代表著工藝的提升、晶體管變小，并在此基礎(chǔ)上增強原有的微架構(gòu)，而Tick-Tock中的“Tock”，則在維持相同工藝前提下，進行微架構(gòu)的革新。

交替進行，避免同時革新可能帶來的失敗風(fēng)險，持續(xù)的發(fā)展能降低研發(fā)周期，對市場造成持續(xù)的刺激，并最終提升產(chǎn)品的競爭力。

設(shè)計技術(shù)、系統(tǒng)結(jié)構(gòu)等方面的發(fā)展來源于IT168/server/2007-10-26/200710261331609.shtml設(shè)計技術(shù)、系統(tǒng)結(jié)構(gòu)等方面的發(fā)展設(shè)計技術(shù)、系統(tǒng)結(jié)構(gòu)等方面的發(fā)展

很多著名的微電子學(xué)專家預(yù)測，微電子產(chǎn)業(yè)將于2030年左右步入像汽車工業(yè)、航空這樣的比較成熟的領(lǐng)域。

即使微電子產(chǎn)業(yè)步入成熟領(lǐng)域，它仍將保持快速發(fā)展的趨勢，像汽車、航空工業(yè)已經(jīng)發(fā)展了100多年仍極具發(fā)展?jié)摿σ粯?，以硅基為基礎(chǔ)的微電子產(chǎn)業(yè)至少在未來幾十年中會保持目前的高速發(fā)展趨勢市場需求推動半導(dǎo)體產(chǎn)業(yè)發(fā)展

對半導(dǎo)體的需求通?？捎秒娮赢a(chǎn)品中的硅含量來表述，即每個電子產(chǎn)品中，半導(dǎo)體含量占產(chǎn)品價格的百分比。196519751985199520052010電子產(chǎn)品中的硅含量2％6％7％21％23％硅片直徑（mm）502”1004”1506”2008”30012”半導(dǎo)體產(chǎn)值（億美元）1540250144022743056市場需求是推動半導(dǎo)體產(chǎn)業(yè)發(fā)展

一臺Nokia的智能手機，價值5000元，而其中半導(dǎo)體元件的總值達(dá)1500元，表示硅含量為30%。 全球手機目前保有量為24億支，不久將擴大至40億支。又如計算機，目前年銷售2.5億臺，未來這個數(shù)字將達(dá)到20億臺。 除了目前PC、手機、無線應(yīng)用等外，如醫(yī)療電子、機器人、游戲機、汽車電子等市場都將有大的發(fā)展空間。集成電路走向系統(tǒng)芯片SOCSystemOnAChipIC的速度很高、功耗很小，但由于PCB板中的連線延時、噪聲、可靠性以及重量等因素的限制，已無法滿足性能日益提高的整機系統(tǒng)的要求IC設(shè)計與制造技術(shù)水平的提高，IC規(guī)模越來越大，已可以在一個芯片上集成108~109個晶體管分立元件集成電路IC

系統(tǒng)芯片SystemOnAChip(簡稱SOC)將整個系統(tǒng)集成在一個微電子芯片上在需求牽引和技術(shù)推動的雙重作用下系統(tǒng)芯片(SOC)與集成電路(IC)的設(shè)計思想是不同的，它是微電子技術(shù)領(lǐng)域的一場革命。集成電路走向系統(tǒng)芯片六十年代的集成電路設(shè)計微米級工藝基于晶體管級互連主流CAD：圖形編輯VddABOut八十年代的電子系統(tǒng)設(shè)計PEL2MEMMathBusControllerIOGraphicsPCB集成工藝無關(guān)系統(tǒng)亞微米級工藝依賴工藝基于標(biāo)準(zhǔn)單元互連主流CAD:門陣列標(biāo)準(zhǔn)單元集成電路芯片世紀(jì)之交的系統(tǒng)設(shè)計SYSTEM-ON-A-CHIP深亞微米、超深亞微米級工藝基于IP復(fù)用主流CAD：軟硬件協(xié) 同設(shè)計MEMORYCache/SRAMorevenDRAMProcessor

CoreDSP

ProcessorCoreGraphicsMPEGVRAMMotionEncryption/DecryptionSCSIEISAInterfaceGlueGluePCIInterfaceI/OInterfaceLANInterfaceSOC是從整個系統(tǒng)的角度出發(fā)，把處理機制、模型算法、芯片結(jié)構(gòu)、各層次電路直至器件的設(shè)計緊密結(jié)合起來，在單個芯片上完成整個系統(tǒng)的功能SOC必須采用從系統(tǒng)行為級開始自頂向下(Top-Down)地設(shè)計SOC的優(yōu)勢嵌入式模擬電路的Core可以抑制噪聲問題嵌入式CPUCore可以使設(shè)計者有更大的自由度降低功耗，不需要大量的輸出緩沖器使DRAM和CPU之間的速度接近集成電路走向系統(tǒng)芯片SOC與IC組成的系統(tǒng)相比，由于SOC能夠綜合并全盤考慮整個系統(tǒng)的各種情況，可以在同樣的工藝技術(shù)條件下實現(xiàn)更高性能的系統(tǒng)指標(biāo)若采用IS方法和0.35

m工藝設(shè)計系統(tǒng)芯片，在相同的系統(tǒng)復(fù)雜度和處理速率下，能夠相當(dāng)于采用0.25~0.18

m工藝制作的IC所實現(xiàn)的同樣系統(tǒng)的性能與采用常規(guī)IC方法設(shè)計的芯片相比，采用SOC完成同樣功能所需要的晶體管數(shù)目可以有數(shù)量級的降低集成電路走向系統(tǒng)芯片SOC的三大支持技術(shù)軟硬件協(xié)同設(shè)計：Co-DesignIP技術(shù)界面綜合(InterfaceSynthesis)技術(shù)集成電路走向系統(tǒng)芯片軟硬件Co-Design面向各種系統(tǒng)的功能劃分理論(FunctionPartationTheory)計算機通訊壓縮解壓縮加密與解密集成電路走向系統(tǒng)芯片IP技術(shù)軟IP核：SoftIP(行為描述)固IP核：FirmIP(門級描述，網(wǎng)單)硬IP核：HardIP(版圖)通用模塊CMOSDRAM數(shù)?；旌希篋/A、A/D深亞微米電路優(yōu)化設(shè)計：在模型模擬的基礎(chǔ)上，對速度、功耗、可靠性等進行優(yōu)化設(shè)計最大工藝容差設(shè)計：與工藝有最大的容差集成電路走向系統(tǒng)芯片InterfaceSynthesisIP+GlueLogic(膠連邏輯)面向IP綜合的算法及其實現(xiàn)技術(shù)集成電路走向系統(tǒng)芯片MEMS技術(shù)和DNA芯片微電子技術(shù)與其它學(xué)科結(jié)合，誕生出一系列嶄新的學(xué)科和重大的經(jīng)濟增長點MEMS(微機電系統(tǒng))：微電子技術(shù)與機械、光學(xué)等領(lǐng)域結(jié)合DNA生物芯片：微電子技術(shù)與生物工程技術(shù)結(jié)合微機電系統(tǒng)硅的強度比鋼的更好，因而小且復(fù)雜的微型結(jié)構(gòu)都可用硅制作，且使用壽命長。硅的技術(shù)最成熟。微機械器件的實現(xiàn)用了一種特殊的腐蝕方法。（利用氮化硅和二氧化硅層來做掩膜和電氣絕緣；運用一種各向異性選擇腐蝕，可得到形狀完好的溝道；腐蝕速度取決于各層的摻雜濃度，易于終止腐蝕。）目前的MEMS與IC初期情況相似集成電路發(fā)展初期，其電路在今天看來是很簡單的，應(yīng)用也非常有限，以軍事需求為主集成電路技術(shù)的進步，加快了計算機更新?lián)Q代的速度，對中央處理器（CPU）和隨機存貯器（RAM）的需求越來越大，反過來又促進了集成電路的發(fā)展。集成電路和計算機在發(fā)展中相互推動，形成了今天的雙贏局面，帶來了一場信息革命現(xiàn)階段的微系統(tǒng)專用性很強，單個系統(tǒng)的應(yīng)用范圍非常有限，還沒有出現(xiàn)類似的CPU和RAM這樣量大而廣的產(chǎn)品MEMS器件及應(yīng)用汽車工業(yè)安全氣囊加速計、發(fā)動機壓力計、自動駕駛陀螺武器裝備制導(dǎo)、戰(zhàn)場偵察（化學(xué)、震動）、武器智能化生物醫(yī)學(xué)疾病診斷、藥物研究、微型手術(shù)儀器、植入式儀器信息和通訊光開關(guān)、波分復(fù)用器、集成化RF組件、打印噴頭娛樂消費類游戲棒、虛擬現(xiàn)時眼鏡、智能玩具MEMS技術(shù)MEMS在航空、航天、汽車、生物醫(yī)學(xué)、環(huán)境監(jiān)控、軍事以及幾乎人們接觸到的所有領(lǐng)域中都有著十分廣闊的應(yīng)用前景微慣性傳感器及微型慣性測量組合能應(yīng)用于制導(dǎo)、衛(wèi)星控制、汽車自動駕駛、汽車防撞氣囊、汽車防抱死系統(tǒng)(ABS)、穩(wěn)定控制和玩具微流量系統(tǒng)和微分析儀可用于微推進、傷員救護MEMS系統(tǒng)還可以用于醫(yī)療、高密度存儲和顯示、光譜分析、信息采集等等已經(jīng)制造出尖端直徑為5

m的可以夾起一個紅細(xì)胞的微型鑷子，可以在磁場中飛行的象蝴蝶大小的飛機等DNA芯片微電子與生物技術(shù)的緊密結(jié)合，以DNA(脫氧核糖核酸)芯片等為代表的生物工程芯片將是21世紀(jì)微電子領(lǐng)域的另一個熱點和新的經(jīng)濟增長點它是以生物科學(xué)為基礎(chǔ)，利用生物體、生物組織或細(xì)胞等的特點和功能，設(shè)計構(gòu)建具有預(yù)期性狀的新物種或新品系，并與工程技術(shù)相結(jié)合進行加工生產(chǎn)，它是生命科學(xué)與技術(shù)科學(xué)相結(jié)合的產(chǎn)物具有附加值高、資源占用少等一系列特點，正日益受到廣泛關(guān)注。目前最有代表性的生物芯片是DNA芯片DNA芯片ABCDDNA芯片

基因芯片指對數(shù)以千記的DNA片段同時進行處理分析的技術(shù)，諸如基因組DNA突變譜和mRNA表達(dá)譜的檢測等（TrendsinBiotechnology)。該技術(shù)系指將大量探針分子固定于支持物上后與標(biāo)記的樣品分子進行雜交，通過檢測每個探針分子的雜交信號強度進而獲取樣品分子的數(shù)量和序列信息。DNA芯片

將雜交技術(shù)與微電子技術(shù)結(jié)合于一體有目的地通過電子裝置檢測或控制DNA等生物大分子的作用過程（如Nanogen公司）DNA芯片采用微電子加工技術(shù)，可以在指甲蓋大小的硅片上制作出包含有多達(dá)10萬種DNA基因片段的芯片。利用這種芯片可以在極快的時間內(nèi)檢測或發(fā)現(xiàn)遺傳基因的變化等情況，這無疑對遺傳學(xué)研究、疾病診斷、疾病治療和預(yù)防、轉(zhuǎn)基因工程等具有極其重要的作用Stanford和Affymetrix公司的研究人員已經(jīng)利用微電子技術(shù)在硅片或玻璃片上制作出了DNA芯片。包括6000余種DNA基因片段（二）基礎(chǔ)知識補充

—硅的平面工藝硅的工藝發(fā)展1948年晶體管發(fā)明以來，半導(dǎo)體器件工藝技術(shù)的發(fā)展經(jīng)歷了三個主要階段：1950年采用合金法工藝，首次生產(chǎn)出實用化的合金結(jié)三極管；1955年擴散技術(shù)的采用是半導(dǎo)體器件制造技術(shù)的重大發(fā)展，為制造高頻器件開辟了新途徑；1960年平面工藝和外延技術(shù)的出現(xiàn)是半導(dǎo)體器件制造技術(shù)的重大變革。平面工藝和外延技術(shù)的出現(xiàn)是半導(dǎo)體器件制造技術(shù)的重大變革平面工藝不但大幅度地提高了器件的頻率、功率特性，極大地改善了器件的穩(wěn)定性和可靠性，而且也使1952年就已提出的半導(dǎo)體集成電路思想得以成為現(xiàn)實。硅平面工藝中的關(guān)鍵工藝：氧化工藝，摻雜工藝，光刻工藝，外延工藝等氧化工藝1957年，人們發(fā)現(xiàn)硅表面的二氧化硅層具有阻止雜質(zhì)向硅內(nèi)擴散的作用。這一發(fā)現(xiàn)直接導(dǎo)致了平面工藝技術(shù)的出現(xiàn)。在IC中生長SiO2

的方法主要有熱氧化和化學(xué)汽相淀積兩種。氧化工藝SiO2層在集成電路中的作用：1.對雜質(zhì)擴散的掩蔽作用；2.作為MOS器件的絕緣柵材料；3.對器件的保護（鈍化）作用；4.用作集成電路中的隔離介質(zhì)和絕緣介質(zhì)；5.作為集成電路中電容器元件的介質(zhì)。摻雜工藝擴散工藝基于擴散現(xiàn)象，常采用的方法有液態(tài)源擴散和片狀源擴散。離子注入工藝：將雜質(zhì)元素（B、P、A等）的原子經(jīng)離化后變成帶電的雜質(zhì)離子，使其在強電場下加速，獲得較高的能量（一般為幾萬到幾十萬電子伏特）后直接轟擊到半導(dǎo)體基片中，再經(jīng)過退火，使雜質(zhì)激活，在半導(dǎo)體片內(nèi)形成一定的雜質(zhì)分布。光刻工藝就是利用光敏的抗蝕涂層發(fā)生光化學(xué)反應(yīng)，結(jié)合刻蝕方法在各種薄膜上（如SiO2等絕緣膜和各種金屬膜）制備出合乎要求的圖像，以實現(xiàn)選擇摻雜、形成金屬電極和布線或表面鈍化的目的。通常也用能保證一定成品率前提下刻蝕出的最細(xì)光刻線條表征該工藝水平，例如稱某生產(chǎn)線采用的是22納米工藝就是說生產(chǎn)中所用的最細(xì)線條是22納米。光刻工藝外延工藝epitaxialgrowth在單晶襯底（基片）上生長一層有一定要求的、與襯底晶向相同的單晶層的方法。采用最多的是氣相外延工藝，常使用高頻感應(yīng)爐加熱，襯底置于包有碳化硅、玻璃態(tài)石墨或熱分解石墨的高純石墨加熱體上，然后放進石英反應(yīng)器中，也可采用紅外輻照加熱。硅平面工藝的基本流程以典型pn結(jié)隔離雙極IC制造過程為例（1）襯底材料，選用合適的硅單晶材料，經(jīng)過切片、磨片、拋光，成為生產(chǎn)IC的原始襯底硅片，又稱為晶片。生產(chǎn)中用的硅片直接范圍為50毫米到450毫米，厚度為400微米左右。生產(chǎn)pn結(jié)隔離雙極IC用p型硅片。（2）初始氧化在硅襯底表面生長厚約900納米的SiO2層。硅平面工藝的基本流程（3）光刻（埋層光刻）a在氧化層上刻出要進行埋層摻雜的窗口。由于晶片上的芯片結(jié)構(gòu)都相同。為說明工藝流程，僅以芯片內(nèi)部一個npn晶體管結(jié)構(gòu)為例。硅平面工藝的基本流程（4）埋層摻雜（砷）通過窗口向硅襯底中摻入五價砷原子。由于SIO2能阻擋雜質(zhì)滲入，因此只在氧化層窗口下方的p型硅襯底中局部區(qū)域形成n+型，作為npn晶體管的埋層。硅平面工藝的基本流程（5）生長外延層c（6）外延層氧化（7）光刻二d（隔離光刻）（8）隔離區(qū)摻雜e（硼）硅平面工藝的基本流程（9）腐蝕掉隔離摻雜中形成的SiO2層作為基區(qū)摻雜的掩膜。（10）基區(qū)光刻f與摻雜g（11）發(fā)射區(qū)光刻h與摻雜i硅平面工藝的基本流程（12）光刻引線孔j（13）蒸鋁與光刻鋁k，刻蝕掉多余的鋁，留下一部分鋁作npn晶體管三個區(qū)的電極，及其與IC中其他元器件間的互聯(lián)線。硅平面工藝的基本流程(14)合金化將晶片至于充N2環(huán)境中進行450攝氏度下的合金處理，使Al-Si接觸處形成Al-Si共熔，保證良好的歐姆接觸。(15)表面鈍化，以保護表面。(16)壓焊點光刻。(17)中間測試。(18)劃片硅平面工藝的基本流程(19)裝架，鍵合，封帽，工藝篩選，成品測試。(20)打印、包裝、入庫。硅平面工藝的基本流程有埋層雙極晶體管的

剖面圖與版圖

CMOS反相器的剖面圖與版圖CMOSCMOSComplementaryMetalOxideSemiconductor互補金屬氧化物半導(dǎo)體

（二）光刻技術(shù)光刻技術(shù)

光刻使具有成本優(yōu)勢的器件尺寸微縮成為可能！光學(xué)投影光刻系統(tǒng)的分辨率由瑞利公式（Rayleighequation）給出:

單次曝光為0.25，光波長，光學(xué)數(shù)值孔徑。為保證在芯片上的圖形和設(shè)計圖形一致，必須對設(shè)計圖形掩膜制備和曝光過程進行一系列修正。包括：OpticalProximityCorrection,OPC,光學(xué)鄰近修正Phase-ShiftMask,PSM，移相掩膜技術(shù)3.Off-Axisilluminationtechnology，離照明技術(shù)光刻技術(shù)由瑞利公式可知，有三條途徑可以改進光學(xué)分辨率：1）提高數(shù)值孔徑（NA），通過使用折射率更高的溶液和玻璃材料不斷提高193nm波長下的數(shù)值孔徑2）降低波長，在真空環(huán)境下采用EUV光源、低反射光學(xué)技術(shù)將波長縮短至13.5nm3）降低k1值，使用現(xiàn)有孔徑和波長，但通過運用疊加圖像技術(shù)使k1有效值突破衍射限制第一種途徑第一種途徑是提高數(shù)值孔徑通過使用高折射率浸沒液和光學(xué)材料進一步提高NA的方法吸引了業(yè)界極大的關(guān)注，因為采用這種方法現(xiàn)有的許多193nm光刻基礎(chǔ)設(shè)施可以繼續(xù)使用，包括掩膜和激光光源。光刻機ASML光刻機ASML光刻機尼康光刻機第二種途徑第二種途徑，即通過運用疊加圖形技術(shù)降低k1有效值，同樣因不必大規(guī)模更換光刻基礎(chǔ)設(shè)備而受到關(guān)注。按照這一方案，密度大到超過k1值0.25的瑞利限制的芯片圖形被分解到兩塊甚至更多圖形密度較低的掩膜版上，每塊掩膜的k1值均小于0.25。首先通過一次簡單的操作完成1號掩膜的曝光，并將圖像刻蝕至一層硬掩膜薄膜。接著在晶圓上涂布一層光刻膠，并將2號掩膜之前刻蝕出的圖形進行對準(zhǔn)，然后曝光并再次進行刻蝕。通過此舉可獲得分辨率超過瑞利限制的曝光圖形。第二種途徑盡管有望將193nm浸沒式光刻技術(shù)延伸至40nm以下半間距節(jié)點，疊加圖像技術(shù)同樣面臨這許多技術(shù)和經(jīng)濟方面的挑戰(zhàn)。其中主要的挑戰(zhàn)是疊加圖像間的套刻，關(guān)鍵的圖形化步驟和掩膜數(shù)量倍增對成本的影響，以及將器件圖形分解成不同的兩層帶來的挑戰(zhàn)。對NAND閃存制造來說，由于其具有簡單的周期性器件圖形，因此應(yīng)用這一技術(shù)更為可行。第三種途徑第三種途徑，從以前的436nm到365nm，再到248nm和當(dāng)前的193nm，光刻波長的縮短一直以來都是光學(xué)光刻向更高分辨率延伸的關(guān)鍵。由于波長的改變通常涉及到新光源、新的光刻材料和光刻膠的開發(fā)，因此一種波長可能會發(fā)展并延續(xù)幾個時代，以充分釋放波長轉(zhuǎn)換后的潛力。193nm波長得以延伸至第六代，由于浸沒式光刻技術(shù)帶來達(dá)到1.35的數(shù)值孔徑。第三種途徑前幾年，人們在開發(fā)157nm波長時受阻：1.無法得到質(zhì)量足夠好的光學(xué)材料CaF2晶體制造投影鏡頭；2.缺乏透射率和折射率足夠高的浸沒液；3.需要真空技術(shù)和全反射光學(xué)設(shè)計；后兩個因素限制了最大孔徑。因此，波長的縮短量就顯得很不足。第三種途徑13.5nm的EUV波長較193nm縮短了大約15倍，在數(shù)值孔徑與K1適宜的情況下大大提高了分辨率，并擁有將分辨率進一步延伸的潛力，以滿足幾代的器件設(shè)計規(guī)則所需。大部分先進IC制造商計劃在其未來設(shè)計規(guī)則微縮化工程中利用EUV進行分辨率的進一步延伸。EUV的吸引力分辨率水平隨孔徑和光源類型提高曝光功率隨光源功率和系統(tǒng)透射率按比率變化，從而可獲得高吞吐量；解決電子束光刻中的帶電微粒相互作用的問題，隨之不會影響電荷密度、電流和產(chǎn)出；能夠如同當(dāng)今的光學(xué)掩膜一樣制作4倍縮小曝光和更加嚴(yán)格的光掩膜。EUV達(dá)到量產(chǎn)的挑戰(zhàn)1.開發(fā)功率足夠高的光源并使系統(tǒng)具有足夠的透射率，以實現(xiàn)并保持高吞吐量；2.開發(fā)高靈敏度且具有低淺邊緣粗糙度（LineEdgeRoughnee，LER）的光刻膠；3.掩膜技術(shù)的成熟，包括以足夠的平面度和良率制造反射掩膜襯底，反射掩膜的光化學(xué)檢測，以及因缺少掩膜表面的保護膜而難以滿足無缺陷操作要求?？偨Y(jié)通過采用最新一代1.35的193nm水浸式光刻系統(tǒng)，結(jié)合PSM等RET，分辨率已降至40nm半節(jié)距以下。使用高折射率浸沒液和玻璃材料使數(shù)值孔徑超過1.35是可行的，但仍收到浸沒液和光學(xué)材料技術(shù)成熟度的挑戰(zhàn)，因而應(yīng)用領(lǐng)域的可擴展性有限，且無法及時用于前沿制造商的實際生產(chǎn)中。用疊加圖形技術(shù)將k1降低至0.25，從而使ArF光刻的應(yīng)用得以延伸，這一技術(shù)預(yù)計將是唯一能在今后1年內(nèi)用于40nm以下分辨率芯片量產(chǎn)的技術(shù)。對于高度重復(fù)的NAND閃存器較為可行，但是對于DRAM和邏輯器件等圖形較為復(fù)雜的場合則面臨更大的困難。從長遠(yuǎn)看，EUV技術(shù)縮短光刻波長應(yīng)該是32nm以下節(jié)點器件量產(chǎn)的首選技術(shù)。疊加圖形技術(shù)不斷增加的工藝復(fù)雜度和周期時間使得EUV技術(shù)對IC制造商來說有著潛在的降低成本和縮短周期時間的機會。

（四）柵工程柵結(jié)構(gòu)（MIS結(jié)構(gòu)）N溝道MOSFET結(jié)構(gòu)與柵有關(guān)的不良效應(yīng)

特征尺寸不斷減少，給柵帶來的挑戰(zhàn)；1.擊穿2.柵隧穿3.多晶硅柵極：硅電阻，多晶硅耗盡4.反型層量子化1.擊穿1.本征擊穿： 當(dāng)氧化層的電場強度超過一定界限時，將會引起氧化層的擊穿。在強電場下引起的碰撞離化產(chǎn)生大量高能量的電子，這些電子可以越過SiO2禁帶進入導(dǎo)帶。大量電子進入導(dǎo)帶破壞了SiO2的絕緣性。

SiO2的臨界電場強度約10MV/cm。2.TDDB（TimeDependentDielectricBreakdown）： 對于很薄的氧化層，在達(dá)到本征擊穿電場強度之前，會由于隧穿效應(yīng)使一些電子越過二氧化硅勢壘，形成穿越氧化層的隧穿電流，而且氧化層中的缺陷增加了電荷穿越氧化層的途徑。同時，電荷穿越氧化層會造成氧化層損傷。陷阱對電荷的俘獲引起氧化層磨損已經(jīng)成為影響MOS器件可靠性的一個重要問題。 可用達(dá)到擊穿的電荷量Qbd來評價氧化層的質(zhì)量；對薄氧化層，常用達(dá)到擊穿的時間tbd（氧化層的壽命）來反映薄氧化層TDDB。

要使氧化層有30年的壽命，氧化層的最大電場強度就不應(yīng)該超過8MV/cm（缺陷存在使擊穿電場強度降低約30%，實際在5~5.5MV/cm）。 對一定的工作電壓，TDDB效應(yīng)限制了氧化層厚度的減小。2.柵隧穿

左圖所示為silicon-dielectric-silicon結(jié)構(gòu)示意圖，如果只簡單考慮能量勢壘的形狀，則可以區(qū)分F-N隧穿和直接隧穿。而一個更嚴(yán)格的分類可區(qū)分為：ECB（導(dǎo)帶電子），EVB（價帶電子），HVB（價帶空穴），TAT（陷阱輔助隧穿）過程和QBS（準(zhǔn)束縛態(tài)）隧穿過程。直接隧穿的所有過程并無缺陷輔助。FN隧穿與直接隧穿FN隧穿是MOS結(jié)構(gòu)在高電場下的一種基本的隧穿過程，在高電場下載流子隧穿過絕緣體的禁帶到達(dá)其導(dǎo)帶或價帶的過程。柵氧化層厚度大于6nm時，則主要是F-N（FowlerNordheim）隧穿。這種情況下，電子穿越氧化層的隧穿勢壘是三角形勢壘若氧化層很?。ㄒ话阈∮?nm），主要是直接隧穿，這種情況下，氧化層上的壓降比Si-SiO2的勢壘高度小，隧穿勢壘是梯形勢壘。左圖所示為通過柵介質(zhì)的基本陷阱輔助隧穿過程。來自陰極的電子被捕獲，電子能量松弛化為陷阱能量及聲子發(fā)射能量，之后發(fā)射至陽極。在綜合考慮不同介質(zhì)厚度下的陷阱輔助隧穿電流后表達(dá)為：

陷阱輔助隧穿三種隧穿電流的表達(dá)式載流子電荷，速率和密度相乘可得FN隧穿電流，其表達(dá)式為：直接隧穿電流密度可近似表示為：A,B依賴于電子的有效質(zhì)量、Si-SiO2勢壘高度等因素陷阱輔助隧穿電流表達(dá)式為：該模型得出的結(jié)果與測量和數(shù)值模擬得出的數(shù)據(jù)具有很好的一致性。當(dāng)柵極氧化層厚度減小時，柵極隧穿電流急劇增大。當(dāng)從3.6nm減小至1.5nm，隧穿電流密度增加了量級。n-MOSFET電子隧穿電流密度:n-MOSFET電子隧穿電流密度p-MOSFET空穴隧穿電流密度：

導(dǎo)帶中電子隧穿過程的機制與價帶中的空穴隧穿相同。電子隧穿和空穴隧穿最顯著的差別在于平均勢壘高度?？昭ㄋ泶┠Ｐ偷慕Y(jié)果得到了測量和經(jīng)驗?zāi)Ｐ偷尿炞C。從圖中可以看出，空穴隧穿電流一般比電子隧穿電流小一個數(shù)量級。較低的空穴隧穿密度主要是由于空穴較高的勢壘。p-MOSFET電子隧穿電流密度MOSFET中的隧穿電流。Igs：柵極和源極之間的隧穿；Igc：柵極和溝道之間的隧穿；Igd柵極和漏極之間的隧穿。MOSFET中的柵極隧穿被分成溝道區(qū)域和襯底一側(cè)的源/漏區(qū)域隧穿兩部分。柵極直接隧穿與柵極氧化層厚度之間存在指數(shù)相關(guān)性。柵隧穿到不同區(qū)域的電流

隨著溝道長度的減小，擴展區(qū)所占的比例增大，穿越擴展區(qū)的隧穿電流的影響變得更加顯著。柵到溝道隧穿MOS結(jié)構(gòu)中電子隧穿的能帶示意圖

金屬柵極MOSFET柵-溝方向上的勢能分布

柵到源漏擴展區(qū)隧穿n-MOSFET柵極到源漏區(qū)域的能帶示意圖

柵極至源/漏的勢能分布

隧穿電流對MOSFET的影響穿越柵氧化層的隧穿電流增加了電路的泄漏電流，從而增加了電路的靜態(tài)功耗。穿越氧化層的隧穿電流影響MOS器件的導(dǎo)通特性，甚至導(dǎo)致器件特性不正常。柵氧化層越薄，隧穿電流越大，柵電流的偏差也越大σ(對應(yīng))。柵電流的偏差將造成器件的閾值電壓的起伏。柵電流的起伏也會引起器件跨導(dǎo)的起伏

多晶硅電阻減小多晶硅柵的電阻可以降低柵電流的影響。但如果柵氧化層的厚度減小到1nm以下，即使采用硅化物自對準(zhǔn)結(jié)構(gòu)，柵極電阻相對柵氧化層的電阻也是不可忽略的。特別是隨著溝道長度的減小，多晶硅柵電阻相對影響增大，這個問題會更突出多晶硅耗盡深亞微米MOS晶體管都采用多晶硅上面加一層硅化物作柵電極的方法，過去都把多晶硅作為良導(dǎo)體處理。實際上即使是重?fù)诫s多晶硅，其性能也和理想的導(dǎo)體不同。在柵氧化層厚度不斷減薄的情況下，必須考慮多晶硅柵耗盡效應(yīng)造成的柵電容減小反型層量子化反型載流子偏離表面的空間分布，造成電學(xué)上的柵氧化層厚度比實際物理上的氧化層厚度大0.5nm左右反型層量子化(a)勢阱和量子化能級(b)經(jīng)典與量子力學(xué)電荷密度對比新效應(yīng)

量子化效應(yīng)模擬不同模擬方法：S-P—薛定諤－泊松方程自洽法EPModel—有效勢方法不同算法電子密度分布放大圖電勢圖柵介質(zhì)的限制

等效柵介質(zhì)層的總厚度：

Tox>1nm+t柵介質(zhì)層

Tox

t多晶硅耗盡

t柵介質(zhì)層

t量子效應(yīng)++

由多晶硅耗盡效應(yīng)引起的等效厚度

:t多晶硅耗盡

0.5nm

由量子效應(yīng)引起的等效厚度:t量子效應(yīng)0.5nm

～

～

限制：等效柵介質(zhì)層的總厚度無法小于1nm柵電容減少影響器件工作速度為了保證CMOS晶體管能夠高速地開和關(guān)、必須保持強勁的驅(qū)動電流。線性區(qū)漏極電流：飽和區(qū)漏極電流：C為單位面積電容：量子效應(yīng)引起閾值電壓變化根據(jù)量子力學(xué)(QM)模型，可計算得到Δφs隨表面電場的變化。而量子力學(xué)引起的表面勢的變化將使MOS器件閾值電壓變化當(dāng)表面電場強度Es大于0.1MV/cm時，量子效應(yīng)引起的表面勢的變化已不能忽略了。當(dāng)Es大于1MV/cm時，達(dá)到強反型時的表面勢將增大到0.1V以上，而量子力學(xué)引起的閾值電壓增加將達(dá)到0.2V左右。當(dāng)器件尺寸縮小到納米量級，電源電壓將下降到1V甚至更低，這就要求器件的閾值電壓要控制在很小的值。量子效應(yīng)造成的閾值電壓變化使納米器件閾值電壓設(shè)計更困難。柵氧化層越薄，溝道區(qū)摻雜濃度越高，表面電場越強，量子效應(yīng)的影響越顯著。柵問題的解決辦法1.金屬柵電極替代多晶硅電極；2.高K柵介質(zhì)代替二氧化硅；金屬柵電極尋找新電極材料的動力：1）采用金屬材料等新型柵電極材料將可以從根本上擺脫硼擴散的問題2）采用金屬材料等新型柵電極材料將可以從根本上解決多晶硅耗盡效應(yīng)3）利用金屬功函數(shù)調(diào)節(jié)閾值電壓，實現(xiàn)溝道的零摻雜，從而解決溝道雜質(zhì)漲落的影響。4）大多數(shù)難熔金屬熔點高，除了可以滿足基本的電學(xué)要求外，還能夠滿足后續(xù)的源/漏注入雜質(zhì)激活工藝的要求。對新電極材料的其他要求：具有很好的導(dǎo)電性。根據(jù)ISTR的預(yù)測,電極材料的薄層電阻應(yīng)為4~6Ω/□,需要選擇材料的功函數(shù)以適應(yīng)CMOS器件的要求.柵電極材料在工藝過程中與柵介質(zhì)材料及其周圍材料之間保持熱穩(wěn)定性、化學(xué)穩(wěn)定性以及機械穩(wěn)定性，并與柵介質(zhì)層還要有好的黏附性。為了能夠在CMOS技術(shù)中使用還必須與CMOS技術(shù)兼容。在研究的柵電極材料金屬柵電極GexSi1-X金屬氮化物（如TiN）、金屬氧化物（如RuO2），以及一些金屬硅化物等材料體系高K柵介質(zhì)假設(shè)Thigh-k代表高k絕緣介質(zhì)的實際物理厚度，采用高k介質(zhì)后，可以得到一個較薄的等效SiO2絕緣厚度EOT（EquivalentOxideThickness）：保證器件合理工作速度的同樣的柵電容，高K介質(zhì)能做得更厚，顯著降低了柵極隧穿電流，提供了很好的擊穿特性。45nm工藝關(guān)鍵技術(shù) Intel采用的高K柵介質(zhì)外界紛紛猜測是HfO2。Intel只是說明可以用做高-K柵介質(zhì)和金屬柵極的材料有數(shù)百種之多，而且還要采用適合的制程技術(shù)才能達(dá)到預(yù)期的目標(biāo)。Intel樂觀的估計，其它公司可能會在32nm時代或者更晚的時候才能獲得同樣的成果。高介電常數(shù)柵介質(zhì)的基本要求

高介電常數(shù)柵介質(zhì)材料的研究并非只是新型柵介質(zhì)材料的篩選，MOSFET使用高介電常數(shù)柵介質(zhì)以后也并不只是簡單地增加?xùn)沤橘|(zhì)層的厚度和介電常數(shù)。邊緣效應(yīng)限制使用K太高的介質(zhì)Hf基電介質(zhì)新一代的高k柵介質(zhì)技術(shù)新一代的高k技術(shù)新一代的高k技術(shù)45nm節(jié)點等效氧化層厚度持續(xù)降低高k薄膜沉積的設(shè)備HfO2/Si界面處SiOx-IL的出現(xiàn)La2O3/Si界面處La與Silicate的反應(yīng)泄漏電流IV特性CV特性119互連可靠性的重要性集成度提高：晶體管數(shù)量增長，互連密度增高，層數(shù)增多，布圖愈加復(fù)雜線寬降低：隨工藝節(jié)點進步，互連寬度不斷降低，承載電流密度不斷增大成本增加：后代工制造時代，后道金屬布線成本約占整個芯片成本的50%對互連可靠性提出更高要求產(chǎn)品重要組成部分IC金屬互連組合：Cu和低K介質(zhì)與Al互連/SiO2相比，優(yōu)勢在于：低電遷移低RC延時電遷移電遷移是在電流作用下金屬互連中的原子受到運動電子作用引起的物質(zhì)輸運現(xiàn)象。F1為電子與Al離子間庫倫力，F(xiàn)2為電子與Al離子動量交換產(chǎn)生的力。Cu和低K介質(zhì)（intel65nm使用）

123電遷移圖1隨尺度不斷減小互連中電流密度的變化趨勢(a)空洞生長產(chǎn)生斷條（b）原子堆積產(chǎn)生小丘圖2掃描電子顯微鏡（SEM）觀察到的電遷移圖像

互連導(dǎo)線中形成空洞，使電阻增加；空洞貫穿導(dǎo)線的橫截面，使電路開路；原子堆積形成小丘或晶須，造成線間或?qū)娱g短路；晶須穿破鈍化層，形成腐蝕隱患。電遷移危害性銅和低k介質(zhì)組合尺寸進一步縮小，銅互連面臨的挑戰(zhàn)（四）溝道工程提綱1.簡介2.與溝道有關(guān)的問題3.解決辦法

溝道工程簡介當(dāng)MOS器件特征尺寸進入深亞微米、納米領(lǐng)域時，短溝道效應(yīng)(SCE)、源漏穿通和熱載流子效應(yīng)(HCE)等成為ULSI的嚴(yán)重限制性因素。為了抑制其影響，需要對溝道內(nèi)的摻雜分布進行特殊設(shè)計。在此情形下，出現(xiàn)了特殊局域化摻雜。這些對溝道進行的非單一、非均勻化的特殊局域摻雜的雜質(zhì)分布和結(jié)構(gòu)，一般通稱為MOS器件的溝道工程。同時，相應(yīng)于器件其他尺寸的減小，為減小SCE效應(yīng)也必須使用納米尺寸的超淺結(jié)結(jié)構(gòu)。與溝道有關(guān)的問題1.短溝效應(yīng)2.遷移率退化和速度飽和；3.雜質(zhì)隨機分布的影響；4.源、漏區(qū)串聯(lián)電阻的影響；5.有源偏壓情況下量子效應(yīng)；1.短溝效應(yīng)短溝效應(yīng)指的是隨著L的減小和漏極電壓的上升而出現(xiàn)的閾值電壓下降的現(xiàn)象。閾值電壓的下降是三個因素共同作用的結(jié)果：源漏電荷共享漏致勢壘降低次表面穿通源漏電荷共享

源襯、漏襯pn結(jié)耗盡區(qū)，不需要柵極電壓作用在這部分區(qū)域，來耗盡可動載流子。長溝器件中，這兩個近似于三角形的區(qū)域與整個矩形耗盡區(qū)相比可以忽略。隨著溝道長度的縮短，這一部分的作用越來越重要。源漏電荷共享由于短溝器件中的源、漏耗盡區(qū)提供一部分體電荷，需要柵極電一感應(yīng)的體電荷總量減少，因此表面反型所需要的柵極電壓減?。撮撝惦妷簻p小）。漏致勢壘降低（DIBL）Drain-inducedBarrierLowering漏致勢壘降低次表面穿通

類似DIBL效應(yīng)，次表面穿通也是指漏極電壓對源端pn結(jié)處電子勢壘的影響。與DIBL不同是，次表面穿通發(fā)生在遠(yuǎn)離表面的襯底區(qū)。2.遷移率退化和速度飽和；

遷移率退化反型層內(nèi)的載流子被限制在Si-SiO2界面附近的一個狹窄范圍內(nèi)，反型載流子在運動中不僅像體內(nèi)載流子那樣受到帶電中心引起的庫侖散射以及晶格振動引起的聲子散射的作用，還要受到表面散射的作用反型載流子主要受到上述三種散射的作用。并有如上計算公式。式中，uph是由聲子散射決定的遷移率，usr反映了表面散射的作用，ucoul反映了庫侖散射的作用。這三個量分別決定于溝道區(qū)摻雜濃度NA，反型載流子面密度Ns，垂直于表面方向的有效電場強度Eeff和溫度T在聲子散射中，除了各種體聲子外，還有與界面相聯(lián)系的表面聲子。uph~Eeff-1/3T-1對于量子化的溝道電子,所受的庫侖散射主要來自于Si-SiO2界面一個熱電子長度Lth以內(nèi)的帶電中心。在室溫下近似為Lth=2.5nm.而反型載流子對帶電中心產(chǎn)生的庫侖勢還有一定的屏蔽作用。ucoul~(NALth)-1室溫下表面的不平整度大約是1.3nm，是電子熱長度的一半。表面不平整度引起的表面散射強烈依賴于表面電場。載流子對表面散射也有一定屏蔽作用，這個屏蔽作用隨表面溫度的升高而減弱。usr~Eeff-2遷移率退化從上述分析可知，在表面電場比較小或溫度很低時，庫侖散射起主要作用。在庫侖散射起支配作用的情況下，反型載流子的遷移率與襯底摻雜濃度有較強的依賴關(guān)系。隨著表面有效電場強度的增大，聲子散射和表面散射起主要作用，遷移率基本與摻雜濃度無關(guān)，不同摻雜濃度樣品的曲線趨于一致，達(dá)到一個“普適曲線”。速度飽和在弱場條件下，載流子的速度與電場強度呈線性關(guān)系，遷移率沿載流子的漂移方向（沿MOSFET溝道的y軸方向）為常數(shù)。強場下，載流子漂移速度接近一個極限值。3.雜質(zhì)隨機分布的影響；對于溝道長度小于0.1微米的小尺寸MOS器件，其溝道內(nèi)的原子總數(shù)只有幾十到上百個。這樣少量的雜質(zhì)數(shù)目，其數(shù)量的相對漲落將可能達(dá)到百分之幾十。一定體積中雜質(zhì)的分布，可以用泊松分布來近似。假設(shè)摻雜濃度為，泊松分布中的期望和方差相等，某體積中的相對漲落為。根據(jù)等比例縮小原則，MOSFET體積是不斷越小的，所以雜質(zhì)的漲落越來越顯著。雜質(zhì)數(shù)的漲落嚴(yán)重影響圓片間、圓片內(nèi)的芯片間的一致性問題。均勻與非均勻摻雜的轉(zhuǎn)移特性雜質(zhì)隨機分布的影響（續(xù)）溝道中雜質(zhì)數(shù)目的漲落和溝道中雜質(zhì)不連續(xù)的微觀隨機分布會嚴(yán)重影響閾值電壓。與理想的連續(xù)性摻雜模型相比，離散的摻雜模型呈現(xiàn)：1.漏源電流與柵電壓沿柵壓軸有20~30mV的標(biāo)準(zhǔn)偏差；漏源電流與柵電壓特性曲線漂移亞閾區(qū)閾值電壓漂移大于線性區(qū)；亞閾區(qū)斜率有輕微的退化和漲落；對于窄溝道的MOSFET，交換源極和漏極所得到的ID-VG是不對稱的，其閾值電壓有20~40mV的標(biāo)準(zhǔn)偏差。這是由于摻雜原子沿溝道隨機分布導(dǎo)致溝道電勢的不均勻變化。4.源、漏區(qū)串聯(lián)電阻的影響；

隨著MOS器件尺寸的不斷縮小，MOS晶體管源、漏區(qū)的串聯(lián)電阻將成為限制器件和電路性能改善的一個嚴(yán)重問題。當(dāng)MOS晶體管溝道較長時，溝道的本征電阻遠(yuǎn)大于源、漏區(qū)寄生電阻，源、漏區(qū)寄生電阻不會對器件性能產(chǎn)生影響。隨著MOS晶體管溝道長度不斷縮小，溝道的本征電阻不斷減小，而源、漏區(qū)的寄生電阻不能按比例縮小，這將使寄生電阻的影響變大。源、漏區(qū)寄生電阻和溝道本征電阻串聯(lián)，使MOS晶體管的有效工作電壓下降，這將嚴(yán)重影響電路性能的改善5.有源偏壓情況下量子效應(yīng)的影響在短溝道效應(yīng)中，為了抑制短溝道效應(yīng)，常采用高濃度的環(huán)繞摻雜(HALO)來限制源-漏pn結(jié)耗盡區(qū)的擴展，阻止漏電場向溝道區(qū)內(nèi)穿透。較高濃度的環(huán)繞摻雜使得漏區(qū)附近形成高電場，例如可能在10nm距離內(nèi)有1~2V的電勢變化。這樣強的電場將導(dǎo)致漏pn結(jié)發(fā)生量子機制的帶-帶隧穿，使pn結(jié)泄漏電流明顯增大。器件漏區(qū)附近允許的最大電場強度是2MV/cm。對于溝道長度50nm或更小尺寸器件的設(shè)計，必須考慮帶-帶隧穿電流的問題帶-帶隧穿電流密度與電場強度的關(guān)系溝道工程要解決的問題短溝道效應(yīng)制約著閾值電壓VT的下限和器件的關(guān)態(tài)泄漏電流。為了使VT可控，必須使用一定的溝道工程，抑制和減弱短溝道效應(yīng)，使VT在一定的結(jié)構(gòu)下達(dá)到CMOS器件要求的范圍。例如，采用環(huán)繞摻雜(HALO)或垂直方向的不均勻摻雜可以減小因短溝道效應(yīng)而產(chǎn)生的VT漂移根據(jù)等比例縮小規(guī)律，隨著器件溝道長度的進一步縮小，溝道的有效摻雜濃度必須相應(yīng)提高。常會達(dá)到10^18cm^(-3)以上的數(shù)量級，此時反型載流子的遷移率將出現(xiàn)嚴(yán)重退化，這直接減小了器件的驅(qū)動電流。此外，伴隨著器件尺寸減小而出現(xiàn)的高寄生源漏電阻也直接影響器件的驅(qū)動電流。使用外延溝道工程和特殊的源、漏結(jié)構(gòu)，可以解決上述問題。溝道工程要解決的問題在常規(guī)的MOS器件中，普遍使用LDD結(jié)構(gòu)來減小或緩解漏端的高電場。如果該結(jié)構(gòu)用在納米CMOS器件中，出現(xiàn)的一個關(guān)鍵問題是寄生源漏電阻的直接上升，從而減小了器件的驅(qū)動電流。在納米CMOS器件中，如何提高器件的驅(qū)動電流是溝道工程面臨的一個關(guān)鍵問題。當(dāng)器件尺寸進一步減小而溝道區(qū)的摻雜濃度不變時，源-漏穿通將使器件失去柵控性。由于遷移率退化和體效應(yīng)因子的增大，依靠提高襯底濃度來抑制源、漏穿通是不現(xiàn)實的。但改變局部的溝道摻雜濃度可以避免源-漏穿通。實際上，隨著溝道長度的減小，即使源、漏耗盡層不交疊在一起，源、漏區(qū)引起的耗盡層電荷分享效應(yīng)也會導(dǎo)致器件關(guān)態(tài)泄漏電流的急劇上升。在納米CMOS器件中，有效控制器件泄漏電流也是一大挑戰(zhàn)溝道工程要解決的問題在MOSFET縮小到小于100nm時，在器件的耗盡區(qū)內(nèi)雜質(zhì)數(shù)目只有幾百個，雜質(zhì)的微觀分布成為影響器件閾值電壓的不可忽視的因素。降低溝道的摻雜濃度可以減小雜質(zhì)隨機分布的影響。解決方案縱向溝道工程橫向溝道工程超淺結(jié)技術(shù)縱向溝道工程:體硅逆向摻雜結(jié)構(gòu)SOI型的逆向摻雜結(jié)構(gòu)本征溝道結(jié)構(gòu)其中，逆向摻雜是納米CMOS器件縱向溝道工程最基本的結(jié)構(gòu)。逆向摻雜

逆向摻雜(retrograde)結(jié)構(gòu)的主要特點是：器件溝道區(qū)中橫向的摻雜濃度是均勻分布的，而縱向摻雜分布不均勻。低濃度的NA1摻雜層位于溝道的表面，用于控制器件的閾值電壓；高濃度的NA2摻雜層位于溝道的下部，用于抑制SCE效應(yīng)和減小器件的泄漏電流。逆向摻雜這樣的縱向溝道摻雜，一方面可以實現(xiàn)表面的高遷移率，從而提高驅(qū)動電流；另一方面，高的埋層濃度可以有效減小器件的泄漏電流，從而抑制SCE效應(yīng)。理想的逆向摻雜結(jié)構(gòu)是外延溝道MOSFET，因為該工藝可以精確控制高低摻雜層的濃度和厚度，形成兩個摻雜層濃度的突變。由于外延工藝相對復(fù)雜，有時也用離子注入的方法形成逆向摻雜結(jié)構(gòu)。有效消除溝道雜質(zhì)

隨機分布的影響在逆向摻雜溝道中，雜質(zhì)隨機分布引起的閾值電壓變化的標(biāo)準(zhǔn)偏差可以用以下解析式來表示：

q是電子電量，Cox單位面積的柵氧化層電容，NA平均襯底摻雜濃度，Wdm最大耗盡層厚度，xs低摻雜區(qū)域（可認(rèn)為無摻雜）的厚度。若令xs=Wdm，就基本消除雜質(zhì)數(shù)目漲落對閾值電壓的影響。橫向溝道工程隨著器件特征尺寸不斷減小，縱向溝道工程已不足以抑制短溝道效應(yīng)，為了使器件盡可能少損失，必須同時采用橫向溝道工程。橫向溝道工程主要是利用溝道橫向摻雜的非均勻性來克服短溝道效應(yīng)，一般是指在溝道靠近源、漏端引入高摻雜區(qū)。在該類溝道工程中，環(huán)形摻雜結(jié)構(gòu)或峰值摻雜結(jié)構(gòu)最典型，在深亞微米工藝技術(shù)中得到廣泛使用。橫向溝道工程橫向溝道工程分為對稱和非對稱兩種方式，對稱結(jié)構(gòu)是指在溝道源、漏兩端均引入Pocket或HALO區(qū)，非對稱橫向溝道工程在有效克服短溝道效應(yīng)的同時，還可以通過調(diào)節(jié)溝道電勢和電場分布，實現(xiàn)載流子速度過沖和對勢壘的鉗制，提高器件的驅(qū)動電流和抗熱載流子效應(yīng)的能力。對稱橫向摻雜新型非對稱HALO結(jié)構(gòu)MOS器件SAAS：SelfAligenedAsymmetricStructure

自對準(zhǔn)非對稱結(jié)構(gòu)源端用高摻雜的源延伸區(qū)溝道中引入非對稱HALO區(qū)漏端仍為LDD漏延伸區(qū)1.改善LDD區(qū)、HALO區(qū)的引入而使寄生電阻增大的問題2.降低了短溝效應(yīng)、熱電子效應(yīng)，并提高驅(qū)動電流SAASSAAS超淺結(jié)技術(shù)溝道工程中需要使用超淺結(jié)技術(shù)來抑制短溝道效應(yīng)（DIBL、源漏電荷共享、次表面穿通）用LDD（LightDopedDrain）有效抑制漏端邊界的高電場，減小熱載子效應(yīng)；但是LDD結(jié)構(gòu)卻增加了源漏的寄生電阻，影響驅(qū)動電流。為在這兩者之間得到折中，實際器件采用雙結(jié)技術(shù)方案（重?fù)诫s的超淺結(jié)，輕摻雜的深結(jié)）。超淺結(jié)工藝技術(shù)的要求：超淺結(jié)工藝包括雜質(zhì)的引入、退火激活和雜質(zhì)擴散。通常，必須以最大的雜質(zhì)激活和最小的雜質(zhì)擴散為優(yōu)化目標(biāo)。結(jié)的摻雜分布希望是突變的、從表面到結(jié)有近似恒定的濃度。可以獲得最小的薄層電阻和積累層電阻。易于與現(xiàn)有CMOS工藝集成，且不引起器件性能的退化。一些有希望的技術(shù)方案1.等離子體浸入摻雜（