基于FPGA采用模塊化思路設計一個譯碼器

基于FPGA采用模塊化思路設計一個譯碼器本次實驗的任務是構建一個3-8譯碼器，且將譯碼結果通過小腳丫的LED燈顯示。聽上去并不難，而且我能想象到，一定會有不少同學會立刻開始畫一個8行的真值表，然后通過卡諾圖進行化簡，且根據(jù)最終的邏輯表達式畫出門電路圖。這個方法當然沒有錯，不過，如果面對更多位數(shù)的系統(tǒng)，比如4-16或者是8-256的譯碼器，建一個幾百行的真值表并進行邏輯運算聽上去似乎不那么科學。在這里我們將采用模塊化的思路來完成我們的實驗設計。在開始進行模塊化設計之前，我們先做一個2-4譯碼器，也就是譯碼器系列中最底層的基礎模塊。表12-4譯碼器真值表這次的代碼我們采用行為級描述(Behavioral-level)的寫法，直接根據(jù)真值表將輸入與輸出的各種組合進行直接關聯(lián)?？梢钥闯?，行為級的寫法甚至不需要構建門電路，僅通過輸入輸出對應關系即可構建，因此最為抽象。moduledecode24(inputwire[1:0]A,//定義兩位輸入outputreg[3:0]Y//定義輸出的4位譯碼結果對應的led);always@(A)//always塊語句，a值變化時執(zhí)行一次過程塊begincase(A)2'b00:Y=4'b0001;//2-4譯碼結果2'b01:Y=4'b0010;2'b10:Y=4'b0100;2'b11:Y=4'b1000;endcaseendendmodule有了最基礎的模塊，如何通過它搭建出3-8譯碼器呢？現(xiàn)在，我們在原有的真值表上加上一路使能信號E，再來觀察一下新的真值表。可以發(fā)現(xiàn)，當E為低電平時，不論輸入的取值如何，前四位輸出均為0。當E為高電平時，右側仍然為2-4譯碼器的輸出結構。表22-4譯碼器真值表（加使能信號）我們可以把表3看作為一個3-8譯碼器的真值表，只不過輸入端的最高位由E代替。由于E為低電平時輸出最高的四位均為0，因此確保我們在對后四位輸出(黃色)進行賦值不會影響到前四位的輸出。表33-8譯碼器真值表從表3不難看出，黃框和紅框對應的其實就是一個帶有使能端的2-4譯碼器，且使能端E控制著前后半端位數(shù)的輸出結果。也就是說，一個3-8譯碼器可以由兩個2-4譯碼器構成。同理，一個4-16譯碼器可以由兩個3-8譯碼器構成，以此類推。帶有使能E的2-4譯碼器如下圖所示。實際上就是在之前的代碼上稍做修改，在這里我們就不詳細寫出來了，給大家自行練習的機會。接下來，按照之前的分析，我們畫出由兩個2-4譯碼器組成的3-8譯碼器的結構。以下是用Verilog寫的一個3-8譯碼器，在程序里我們調用了兩次2-4譯碼器的子模塊。注意，子模塊的文件需要和decode38文件放在同一個工程目錄下，不然就成了隔壁老王了。moduledecode38(inputwire[2:0]X,outputwire[7:0]D);decode24upper//調用第一個子模塊，命名為upper(.a(X[1:0]),//將大模塊的X1,X0與lower的A1,A0匹配.E(X[2]),//將大模塊的X2與lower的E匹配.Y(D[7:4])//將大模塊的D7-D4與lower的Y3-Y0匹配);decode24lower//調用第二個子模塊，命名為lower(.a(X[1:0]),//將大模塊的X1,X0與lower的A1,A0匹配.E(!X[2]),//將大模塊的X2與lower的E匹配.Y(D[3:0])//將大模塊的D7-D4與lower的Y3-Y0匹配);endmodule當你反復在圖和代碼之間徘徊幾輪，并有了多么痛的領悟之后，你就可以把自己編譯好的程序下載到小腳丫里，然后通過實驗測試你的代碼了。練習一下，當我們把輸出D7-D1分別對應為小腳丫上的L7-L1，且輸入X2-X0分別對應至小腳丫的SW3-SW1，請判