一步一步學ZedBoard Zynq(二)：使用PL做流水燈

一步一步學ZedBoardZynq(二)：使用PL做流水燈《一步一步學ZedBoard&Zynq》系列第二篇，目的是為了學習不使用ARMPS情況下，只對ZynqPL的編程方法，同時學習Xilinx?PlanAhead工具的使用方法?硬件平臺：Digilent?ZedBoard開發(fā)環(huán)境：WindowsXP32bit軟件：?XPS14.2+PlanAhead14.2?新建工程LAB2項目設(shè)置中，需要將芯片選為Zynq選擇文件類型為verilog，名稱就ledwater之后會提示引腳信息，默認空就可以，隨后可以通過verilog代碼來實現(xiàn)。進入ISE后，添加源文件，內(nèi)容如下/*

《一步一步學ZedBoard&Zynq》些列第二篇：使用Zynq的PL做流水燈

2012年9月11日10:31:13

超群天晴

*/moduleledwater(

inputBTNU,

inputGCLK,

output[7:0]LD

);

wireclk,rst;

reg[7:0]LD_reg;

reg[31:0]cnt;assignclk=GCLK;

assignrst=~BTNU;

assignLD=LD_reg;always@(posedgeclkornegedgerst)

begin

if(rst==1'b0)begin

LD_reg<=8'b1000_0000;

cnt<=32'b0;

end

elsebegin

if(cnt==32'd25000000)begin

cnt<=32'b0;

LD_reg<=(LD_reg>>1)|(LD_reg<<7);

end

elsebegin

cnt<=cnt+32'b1;

end

end

endendmodule這里設(shè)定BTNU為復位，GCLK是時鐘查看ZedBoard的原理圖，可以知道BTNU默認是低電平。為了實現(xiàn)rst下降沿復位，第38句使用了一次取反1assignrst=~BTNU;小燈的移位采用“左移1位+右移N-1”模式，第29行可以看出來1LD_reg<=(LD_reg>>1)|(LD_reg<<7);設(shè)定引腳約束，ucf內(nèi)容如下。LOC表示引腳鎖定，IOSTANDARD表明引腳電平。完整的ucf文件可以從Diligent官方網(wǎng)站上下載NETLD[0]LOC=T22|IOSTANDARD=LVCMOS33;#"LD0"

NETLD[1]LOC=T21|IOSTANDARD=LVCMOS33;#"LD1"

NETLD[2]LOC=U22|IOSTANDARD=LVCMOS33;#"LD2"

NETLD[3]LOC=U21|IOSTANDARD=LVCMOS33;#"LD3"

NETLD[4]LOC=V22|IOSTANDARD=LVCMOS33;#"LD4"

NETLD[5]LOC=W22|IOSTANDARD=LVCMOS33;#"LD5"

NETLD[6]LOC=U19|IOSTANDARD=LVCMOS33;#"LD6"

NETLD[7]LOC=U14|IOSTANDARD=LVCMOS33;#"LD7"NETGCLKLOC=Y9|IOSTANDARD=LVCMOS33;#"GCLK"

NETBTNULOC=T18|IOSTANDARD=LVCMOS18;#"BTNU"?使用Pla