基于FPGA設(shè)計(jì)環(huán)境中加時(shí)序約束的詳細(xì)分析與優(yōu)化結(jié)果

基于FPGA設(shè)計(jì)環(huán)境中加時(shí)序約束的詳細(xì)分析與優(yōu)化結(jié)果在給FPGA做邏輯綜合和布局布線(xiàn)時(shí)，需要在工具中設(shè)定時(shí)序的約束。通常，在FPGA設(shè)計(jì)工具中都FPGA中包含有4種路徑：從輸入端口到寄存器，從寄存器到寄存器，從寄存器到輸出，從輸入到輸出的純組合邏輯。通常，需要對(duì)這幾種路徑分別進(jìn)行約束，以便使設(shè)計(jì)工具能夠得到最優(yōu)化的結(jié)果。下面對(duì)這幾種路徑分別進(jìn)行討論。(1)從輸入端口到寄存器：這種路徑的約束是為了讓FPGA設(shè)計(jì)工具能夠盡可能的優(yōu)化從輸入端口到第一級(jí)寄存器之間的路徑延遲，使其能夠保證系統(tǒng)時(shí)鐘可靠的采到從外部芯片到FPGA的信號(hào)。約束名稱(chēng)：inputdelay.約束條件的影響主要有4個(gè)因素：外部芯片的Tco，電路板上信號(hào)延遲Tpd，F(xiàn)PGA的Tsu,時(shí)鐘延遲Tclk.Tco的參數(shù)通常需要查外部芯片的數(shù)據(jù)手冊(cè)。計(jì)算公式：inputdelay=Tco+Tpd+Tsu-Tclk.FPGA的Tsu也需要查FPGA芯片的手冊(cè)。FPGA速度等級(jí)不同，這個(gè)參數(shù)也不同。Tpd和Tclk需要根據(jù)電路板實(shí)際的參數(shù)來(lái)計(jì)算。通常，每10cm的線(xiàn)長(zhǎng)可以按照1ns來(lái)計(jì)算.例如：系統(tǒng)時(shí)鐘100MHz,電路板上最大延遲2ns,時(shí)鐘最大延遲1.7ns,Tco3ns,FPGA的Tsu為0.2ns.那么輸入延遲的值：maxInputdelay=2+3+0.2-1.7=3.5ns.這個(gè)參數(shù)的含義是指讓FPGA的設(shè)計(jì)工具把FPGA的輸入端口到第一級(jí)寄存器之間的路徑延遲（包括門(mén)延遲和線(xiàn)延遲）控制在10ns-3.5ns=6.5ns以?xún)?nèi)。(2)寄存器到寄存器：這種路徑的約束是為了讓FPGA設(shè)計(jì)工具能夠優(yōu)化FPGA內(nèi)寄存器到寄存器之間的路徑，使其延遲時(shí)間必須小于時(shí)鐘周期，這樣才能確保信號(hào)被可靠的傳遞。由于這種路徑只存在于FPGA內(nèi)部，通常通過(guò)設(shè)定時(shí)鐘頻率的方式就可以對(duì)其進(jìn)行約束。對(duì)于更深入的優(yōu)化方法，還可以采用對(duì)寄存器的輸入和寄存器的輸出加入適當(dāng)?shù)募s束，來(lái)使邏輯綜合器和布線(xiàn)器能夠?qū)δ硹l路徑進(jìn)行特別的優(yōu)化。還可以通過(guò)設(shè)定最大扇出數(shù)來(lái)迫使工具對(duì)其進(jìn)行邏輯復(fù)制，減少扇出數(shù)量，提高性能。(3)寄存器到輸出：這種路徑的約束是為了讓FPGA設(shè)計(jì)工具能夠優(yōu)化FPGA內(nèi)部從最后一級(jí)寄存器到輸出端口的路徑，確保其輸出的信號(hào)能夠被下一級(jí)芯片正確的采到。約束的名稱(chēng):outputdelay,約束條件的影響主要有3個(gè)因素：外部芯片的Tsu，電路板上信號(hào)延遲Tpd，時(shí)鐘延遲Tclk.Tsu的參數(shù)通常需要查外部芯片的數(shù)據(jù)手冊(cè)。計(jì)算公式：outputdelay=Tsu+Tpd-Tclk.例如：系統(tǒng)時(shí)鐘100MHz,電路板上最大延遲2ns,時(shí)鐘最大延遲1.7ns,Tsu1ns,輸出延遲的值：maxoutputdelay=1+2-1.7=1.3ns.這個(gè)參數(shù)的含義是指讓FPGA的設(shè)計(jì)工具把最后一級(jí)寄存器到輸出端口之間的路徑延遲（包括門(mén)延遲和線(xiàn)延遲）控制在10ns-1.3ns=8.7ns以?xún)?nèi)。(4)從輸入端口到輸出端口：這種路徑是指組合邏輯的延遲，指信號(hào)從輸入到輸出沒(méi)有經(jīng)過(guò)任何寄存器。給這種路徑加約束條件，需要虛擬一個(gè)時(shí)鐘，然后通過(guò)約束來(lái)指定哪些路徑是要受該虛擬時(shí)鐘的約束。在Synplifypro和Precision中都有相應(yīng)的約束來(lái)處理這種路徑。

關(guān)于輸入輸出延遲的一些參數(shù)，如果要把這些參數(shù)和xilinx的軟件結(jié)合起來(lái)，也不是一件容易的事情。以前似乎大家也不太看重約束條件的設(shè)定，大多時(shí)候都是無(wú)論如何先上板，然后通過(guò)signaltap和Chipscope來(lái)調(diào)。當(dāng)FPGA規(guī)模大了之后，布線(xiàn)一次都需要很長(zhǎng)時(shí)間，這種方法的弊端就越來(lái)越嚴(yán)重。實(shí)際上可以借鑒ASIC的設(shè)計(jì)方法：加比較完善的約束條件，然后通過(guò)RTL仿真，時(shí)序分析，后仿真來(lái)解決問(wèn)題，盡量避免在FPGA電路板上來(lái)調(diào)試。altera最先意識(shí)到這一點(diǎn)，它采用了Synopsys的SDC格式。SDC的格式也得到了邏輯綜合器的支持。而且設(shè)定方法比較容易掌握。這個(gè)帖子會(huì)詳細(xì)討論一下這種格式的約束設(shè)定方法。時(shí)鐘的設(shè)定方法：時(shí)鐘要分成兩種，一種是從端口上直接輸入的時(shí)鐘，另一種是在FPGA內(nèi)部產(chǎn)生的時(shí)鐘。內(nèi)部產(chǎn)生的時(shí)鐘又要分成兩種，從鎖相環(huán)出來(lái)的（包括altera的PLL和Xilinx的DLL)和從邏輯單元出來(lái)的，例如一般的計(jì)數(shù)器分頻就是這種情況。從鎖相環(huán)出來(lái)的時(shí)鐘可以通過(guò)端口直接加，因?yàn)橐话愕木C合工具和布線(xiàn)工具都能夠自動(dòng)的把端口的時(shí)鐘約束傳遞到鎖相環(huán)，并且根據(jù)鎖相環(huán)的倍頻關(guān)系自動(dòng)施加到下一級(jí)。而從邏輯單元出來(lái)的就需要單獨(dú)對(duì)其進(jìn)行約束。在SDC格式中，創(chuàng)建時(shí)鐘的命令create_clock,后面要帶3個(gè)參數(shù)：name,period,waveform.name的含義是指創(chuàng)建這個(gè)時(shí)鐘約束的名字，而不是時(shí)鐘本身的名字。要把這個(gè)約束和時(shí)鐘信號(hào)關(guān)聯(lián)起來(lái)，還需要在后面加些東西。period的單位缺省是ns.waveform是用來(lái)指定占空比。除了這三個(gè)參數(shù)以外，常常還要加get_ports的命令，來(lái)指定時(shí)鐘的輸入端口。下面的例子是一個(gè)較為完整的設(shè)定時(shí)鐘的例子：

create_clock-nameclk1-period10.000–waveform{2.0008.000}[get_portssysclk]

這個(gè)例子表示，有一個(gè)clk1的約束，在這個(gè)約束中設(shè)定了時(shí)鐘的周期為10ns,占空比為2ns低電平，8ns高電平。這個(gè)叫做clk1的約束是針對(duì)sysclk這個(gè)端口的。

如果是利用內(nèi)部鎖相環(huán)分頻出來(lái)很多其他時(shí)鐘的約束,可以不再另外施加其他約束，邏輯綜合器和布線(xiàn)器都能根據(jù)鎖相環(huán)的參數(shù)自動(dòng)計(jì)算。如果是利用內(nèi)部的邏輯單元分頻出來(lái)的信號(hào)，則必須利用get_registers指定分頻的寄存器名。例如上例：

create_clock-nameclk1-period10.000–waveform{2.0008.000}[get_registerscnt_clk].

對(duì)于邏輯單元分頻的時(shí)鐘信號(hào)，也可以采用命令create_generated_clock會(huì)更加精確。舉例如下：

create_generated