基于FPGA的智能電子衡器稱(chēng)重測(cè)控儀設(shè)計(jì)與實(shí)現(xiàn)

基于FPGA的智能電子衡器稱(chēng)重測(cè)控儀設(shè)計(jì)與實(shí)現(xiàn)在FPGA芯片上內(nèi)嵌CPU是用軟件編程實(shí)現(xiàn)硬件CPU功能，是嵌入式技術(shù)發(fā)展趨勢(shì)；在此針對(duì)測(cè)重系統(tǒng)設(shè)計(jì)了采樣電路、信號(hào)調(diào)理電路、超重報(bào)警電路以及顯示電路，同時(shí)針對(duì)軟件嵌入式技術(shù)，并以spartan6XC6SL開(kāi)發(fā)板為核心，編寫(xiě)了軟件CPU并成功嵌入Xilinx公司的spartan6XC6SL開(kāi)發(fā)板上的X45-CSG324芯片內(nèi)，實(shí)現(xiàn)了智能小車(chē)稱(chēng)重測(cè)控儀的設(shè)計(jì)。數(shù)字式智能稱(chēng)重傳感器及數(shù)字稱(chēng)重系統(tǒng)是近些年來(lái)電子衡器領(lǐng)域研究開(kāi)發(fā)的熱點(diǎn)。隨著科學(xué)技術(shù)的進(jìn)步，工業(yè)化過(guò)程自動(dòng)化水平的提高，特別是數(shù)字技術(shù)與信息技術(shù)的發(fā)展，對(duì)電子稱(chēng)重系統(tǒng)提出了數(shù)字化、智能化的要求。而傳統(tǒng)的稱(chēng)重系統(tǒng)存在著輸出模擬信號(hào)小，一般為20~40mV；傳輸距離短；抗干擾能力差；稱(chēng)重控制儀表復(fù)雜；安裝、調(diào)試不方便等先天缺陷，根本不能適應(yīng)電子衡器的智能化要求。為求解決這些難題，一般采用單片機(jī)系統(tǒng)設(shè)計(jì)，上述難題基本解決，但設(shè)計(jì)電路負(fù)雜，本文采用功能強(qiáng)大的FPGA芯片XC6SLX16-3CSG324，可使外圍電路更簡(jiǎn)單，體積更小，優(yōu)越性更明顯。1系統(tǒng)總體設(shè)計(jì)本系統(tǒng)主要由硬件電路和FPGA程序設(shè)計(jì)2大部分組成，如圖1所示，硬件電路設(shè)計(jì)以FPGA芯片X45-CSG324為核心的內(nèi)部控制部分，外圍電路有壓力傳感器、調(diào)理電路、繼電器控制電路、蜂鳴器驅(qū)動(dòng)電路、顯示電路以及時(shí)鐘信號(hào)和按鍵等。FPGA程序模塊有A/D轉(zhuǎn)換與轉(zhuǎn)換控制、CPU、譯碼電路等。該系統(tǒng)主要是通過(guò)控制繼電器開(kāi)關(guān)來(lái)控制載重小車(chē)電機(jī)正轉(zhuǎn)和反轉(zhuǎn)，正轉(zhuǎn)和反轉(zhuǎn)代表小車(chē)前進(jìn)和后退，以便使小車(chē)能在壓力傳感器上停在合適的位置；重量通過(guò)壓力傳感器轉(zhuǎn)變電信號(hào)后，通過(guò)調(diào)理電路輸入FPGA芯片，在內(nèi)部通過(guò)編程實(shí)現(xiàn)12為A/D轉(zhuǎn)換，并把A/D轉(zhuǎn)換的數(shù)值送入CPU，經(jīng)過(guò)數(shù)據(jù)處理，通過(guò)譯碼器送到12顯示數(shù)碼管顯示重量；測(cè)量范圍可以通過(guò)矩陣按鍵預(yù)先設(shè)定，若在測(cè)量范圍內(nèi)，綠燈亮，閘門(mén)打開(kāi)，小車(chē)可以通過(guò)；若重量小于預(yù)設(shè)下限值，則紅燈指示亮，閘門(mén)不開(kāi)；若大于預(yù)設(shè)上限值，紅燈亮而且蜂鳴器報(bào)警，閘門(mén)不開(kāi)。2硬件電路設(shè)計(jì)2.1傳感電路設(shè)計(jì)2.2調(diào)理電路設(shè)計(jì)2.3其他應(yīng)硬件電路繼電器控制電路是控制小車(chē)電機(jī)前后運(yùn)動(dòng)，閘門(mén)控制電路實(shí)際上也是繼電器驅(qū)動(dòng)電路，控制門(mén)的開(kāi)關(guān)，而蜂鳴器電路只需一點(diǎn)三極管驅(qū)動(dòng)即可，這三個(gè)電路均選用經(jīng)典常用的電路，不在贅述。3軟件部分設(shè)計(jì)與實(shí)現(xiàn)3.1軟件設(shè)計(jì)流程圖軟件設(shè)計(jì)根據(jù)功能模塊劃分，采用實(shí)時(shí)并行控制方式，F(xiàn)PGA的程序在ISE13.3集成環(huán)境下進(jìn)行的，可以使用原理圖輸入方式、文本輸入方式、模塊輸入方式和EDA設(shè)計(jì)輸入工具等表達(dá)電路構(gòu)造思想。本系統(tǒng)采用常用的VerilogHDL語(yǔ)言文本輸入來(lái)描述系統(tǒng)的功能。軟件采用自頂向下的設(shè)計(jì)方法，有利于從整體上規(guī)劃系統(tǒng)的功能和性能，方便調(diào)試和以后的維護(hù)。隨著設(shè)計(jì)層次向下深入，系統(tǒng)的參數(shù)進(jìn)一步細(xì)化和確認(rèn)，并且隨時(shí)可以根據(jù)設(shè)計(jì)的改動(dòng)加以調(diào)整，便于分配各個(gè)功能模塊的任務(wù)，從而保證設(shè)計(jì)的正確性，縮短設(shè)計(jì)周期。系統(tǒng)軟件程序流程圖如圖3所示。首先把從調(diào)理電路接受的信號(hào)，進(jìn)行A/D轉(zhuǎn)換，此時(shí)，若按鍵沒(méi)有按下，則處于等待狀態(tài)，若按下則進(jìn)行重量范圍邊界值輸入并判定重量范圍，若在范圍內(nèi)則進(jìn)行繼電器閉合以開(kāi)啟閘門(mén)、綠燈亮表示小車(chē)能夠通過(guò)，并同時(shí)顯示小車(chē)重量；若在范圍之外，則進(jìn)行第二次范圍判定，判定是否超載還是重量不足，若超載則繼電器保持?jǐn)嚅_(kāi)，紅燈亮和蜂鳴器響雙報(bào)警，若重量不足只進(jìn)行紅燈亮報(bào)警，蜂鳴器不響，且閘門(mén)不開(kāi)。3.2程序仿真運(yùn)行把電腦接上XC6SLX16-3CSG324板卡，該板卡接上小車(chē)，系統(tǒng)上電或復(fù)位之后，初始化時(shí)主要對(duì)板卡內(nèi)部的相關(guān)存儲(chǔ)器、寄存器、控制指令數(shù)據(jù)和端口進(jìn)行初始化，初始化完成后，進(jìn)行時(shí)鐘分頻設(shè)置，這里主要對(duì)芯片時(shí)鐘和A/D時(shí)鐘設(shè)置，圖4是仿真生成的頂層模塊圖，clk和AD_sclk為芯片時(shí)鐘和A/D時(shí)鐘；btnd和btnu為上下限設(shè)置參數(shù)，該參數(shù)可以人為設(shè)置和修改，其他管腳如圖，不再說(shuō)明；由圖４說(shuō)明改程序設(shè)計(jì)正確，編譯通過(guò)，接下來(lái)主要看功能能否實(shí)現(xiàn)。接下來(lái)仿真生成內(nèi)部模塊，每個(gè)模塊對(duì)應(yīng)一個(gè)程序源代碼；接著對(duì)每個(gè)子模塊對(duì)應(yīng)程序做時(shí)序仿真，圖5是程序初始化的時(shí)序圖，該圖是沒(méi)有輸入重量多少時(shí)的時(shí)序圖，從圖上可以看出，A/D的時(shí)序表示0，這里主要驗(yàn)證數(shù)碼管是否顯示為0，芯片時(shí)鐘能否正常工作，程序能否下載到板卡并成功控制小車(chē)等基礎(chǔ)控制部分。在基礎(chǔ)部分完成后對(duì)系統(tǒng)各部分進(jìn)行仿真驗(yàn)證，這里僅介紹輸入一個(gè)重要的A/D仿真時(shí)序，如圖6所示，在輸入重量為0100時(shí)，整個(gè)電路時(shí)序和A/D的時(shí)序輸出正常，在重量大于500g和低于1g兩條警戒線(xiàn)為紅色，沒(méi)有輸出。與實(shí)際設(shè)想吻合。