基于fpga的嵌入式系統(tǒng)設(shè)計-復習題

基于fpga的嵌入式系統(tǒng)設(shè)計——復習題作者：日期:

《基于fpga的嵌入式系統(tǒng)設(shè)計》復習題1、名詞概念解釋：ASIC,FPGA,SOC,SOPC,NIOSII,I/O,IP；VHDL,veri1ogHDL,HDL,EDA；功能仿真,后仿真，設(shè)計綜合，設(shè)計驗證；嵌入式系統(tǒng)的定義：以應用為中心、以計算機技術(shù)為基礎(chǔ)、軟硬件可裁剪、適應應用系統(tǒng)對功能、可靠性、成本、體積、功耗等嚴格要求的專用計算機系統(tǒng)。嵌入式系統(tǒng)的組成：嵌入式系統(tǒng)主要由嵌入式處理器、外圍設(shè)備、嵌入式操作系統(tǒng)及應用軟件等組成，它是集軟硬件于一體的可獨立工作的“器件”。其中:嵌入式處理器是嵌入式系統(tǒng)的核心部件，具有小型化、高效率、高可靠性、高集成度等特點。外圍設(shè)備是嵌入式系統(tǒng)中用于完成存儲、通信、調(diào)試、顯示等輔助功能的部件。2、填空題NiosII處理器有三種運行模式:Cyc1oneIIFPGA支持串行配置器件的isp編程，該特性是通過 —利用JTAG接口實現(xiàn)的。在SOPCBuilder中，復位地址的偏移量是，異常地址的偏移量是一 。在NiosII的多處理器系統(tǒng)中,最常用的共享資源是。根據(jù)Flash是否支持處理器的直接讀操作,NiosII處理的bootloader分成兩種模式：boot1oader、bootloader。用uC/OS-II操作系統(tǒng)實現(xiàn)以太網(wǎng)與輕量IP功能的時候，以太網(wǎng)的中斷號至少是—Altera公司的FPGA常用的配置方式：JTAG方式、、— 。CycloneIIFPGA上面集成的BlockRAM為M4K,一個M4K的大小是(9)使用QuartusII進行FPGA設(shè)計的開發(fā)流程是:(9)NiosIIIDE為軟件開發(fā)提供了4個主要功能:工程管理器、編輯器和編譯器、調(diào)試器、。SOPC組件On-chipMemory可以用作RAM外,還可以設(shè)置成，甚至可以設(shè)置成雙口存取。CyclonellEP2c35器件包含4個PLL,每個PLL均有個輸出。其中第個輸出的驅(qū)動能力最強?；谖㈦娮釉O(shè)計的電路通常包含有:組合邏輯電路和邏輯電路?；谖㈦娮釉O(shè)計的電路通常包含有:電路和時序邏輯電路。SOC是的縮寫,EDA是的縮寫。電子系統(tǒng)設(shè)計主要有和硬件描述語言設(shè)計方式，前者比較直觀，形象，但通用可移植性弱；后者利用文本的形式描述和設(shè)計電路,常用的兩種硬件描述語言是 和?，F(xiàn)在集成電路設(shè)計主要采用硬件描述語言來描述自己的設(shè)計，然后利用EDA工具進行仿真和綜合，轉(zhuǎn)換成某種目標文件，然后利用ASIC實現(xiàn)。請問綜合的主要作用是 在基于EDA設(shè)計的技術(shù)中，有兩種基本設(shè)計思路，一種是自頂向下的設(shè)計思路，一種是的設(shè)計思路。在過去的幾十年中，數(shù)字電路設(shè)計技術(shù)發(fā)展迅速，經(jīng)歷了、—,,,直到今天的SOC,我們可以把一個完整的系統(tǒng)集成在一個芯片上。(20)設(shè)計仿真具體分為和，前者對電路的RTL模型的仿真，不考慮信號的時延關(guān)系,而后者是對綜合或布局布線的網(wǎng)表進行的仿真,考慮信號的時延關(guān)系。3、選擇題基于FPGA的嵌入式系統(tǒng)，下面說法正確的是()A.只有運行NiosII軟核的FPGA系統(tǒng)才是嵌入式系統(tǒng)B.基于FPGA的嵌入式系統(tǒng)是在FPGA中運行可配置的軟核C.基于FPGA的嵌入式系統(tǒng)主要特點是運行速度比其他嵌入式系統(tǒng)要快D.基于FPGA的嵌入式系統(tǒng)是FPGA最主要的應用方向?qū)τ贔PGA芯片來講，下列說法錯誤的是:()A.FPGA是現(xiàn)場可編程邏輯器件的縮寫B(tài).FPGA的內(nèi)部可以集成DSP、PowerPC等模塊

C.FPGA是非易失性器件D.FPGA的內(nèi)部邏輯可以反復修改下列不屬于FPGA片內(nèi)資源的是哪個？（）A.PLL（鎖相環(huán)） B.LUT（查找表）C.NiosII軟核處理器 D.DSP處理模塊下列關(guān)于SOPC的說法正確的是：（）SOPC系統(tǒng)可以對其結(jié)構(gòu)進行修改，即可以說SOPC是永不過時的嵌入式系統(tǒng)。Ni。sII是一種軟核處理器，故可以任意修改其內(nèi)部結(jié)構(gòu)。NiosII可以脫離FPGA芯片單獨運行。SOPC系統(tǒng)具有體積小、快速靈活、低功耗等優(yōu)點。下列可綜合的VerilogHDL語句是：（）A. !== B.taskC.initial D,#delay下列VerilogHDL表達式中正確的是：（）47b001<<1 = 5'b00010；!4'b1011||!47b0000=17b147b1010&47bllOI=17b1;D.4'bl011&&4’b0100=47b1111；下列選項中哪個不是嵌入式系統(tǒng)軟硬件劃分的原則。（）A.系統(tǒng)優(yōu)化原則B.資源利用率原則C.性能原則D.性價比原則NiosII的系統(tǒng)中SDRAM的IP核時鐘與系統(tǒng)全局時鐘相差多少度？（）A.-60度 B.-50度 C.—70度 D.-90度下列描述可以在FPGA中穩(wěn)定運行的是:（）A.狀態(tài)機編碼中采用二進制編碼方式在時鐘上升沿到來時A的值由“1001”變?yōu)椤?110”C.大量采用異步電路設(shè)計D.采用時鐘的正負沿調(diào)整采樣（10）下列不屬于FPGA應用范圍的是（）A.信號處理B.智能應用C.手持PDAD.超大屏幕顯示

（11）下列關(guān)于軟核處理器的說法，正確的是（）A.軟核處理器執(zhí)行VHDL編寫的程序B.軟核處理器是集成在FPGA中的模塊NiosII、Microblaze、PowerPC、MIPS都屬于軟核處理器的范疇D.NiosII軟核可以修改它的指令和外設(shè)（12）下列說法正確的是（）A.IP核可以掛載到不同的總線上B.系統(tǒng)中的IP核不支持VeriogHDL和VHDL混合編寫C.同一個IP核在不同的FPGA中具有相同的性能D.嵌入式軟核處理器并不屬于IP核的范疇(13)關(guān)于SOPC的說法，(13)A.SOPC的系統(tǒng)中至少包含一個NiosII軟核B.SOPC技術(shù)包含了嵌入式設(shè)計的全部,除了硬件PCB外，還包括處理器和實時多任務(wù)操作系統(tǒng)（RTOS）SOPC可以體現(xiàn)軟硬件協(xié)同設(shè)計技術(shù)D.如果FPGA中集成了硬核處理器,無論是否使用，系統(tǒng)都屬于SOPC系統(tǒng)(14)下列不屬于FPGA片內(nèi)資源的是（(14)下列不屬于FPGA片內(nèi)資源的是（A.高速串行收發(fā)器）B.PLL（數(shù)字鎖相環(huán)）C.RAMD.FIFO（先進先出）(15)(15)F面哪項不屬于NiosII軟核的可定制性（A.可以修改基于NiosII的IP核B.提高或降低工作頻率C.增加或取消MMU（內(nèi)存管理單元）C.增加或取消MMU（內(nèi)存管理單元）D.自定義NiosII指令(16)關(guān)于FPGA的配置問題下列說法的正確的是（A.EPCS16的容量是16MbB.FPGA僅支持EPCS配置C.FPGA的配置優(yōu)先級最高的是EPCSEPCS配置FPGA屬于PS（被動）方式(17(17)關(guān)于NiosII軟核啟動過程，下列說法錯誤的是（NiosII軟核的啟動過程主要分為FPGA器件的配置和NiosII程序的加載CFIFlash可以保存FPGA的配置文件、NiosII程序和其他文件數(shù)據(jù)FPGA配置文件（.sof）和NiosII程序（.elf）都可以保存在EPCS中

D.使用CFIFlash做為NiosII啟動的器件時,FPGA把配置數(shù)據(jù)從CFIF1ash讀出并加載，然后執(zhí)行Bootloader把保存的NiosII程序復制SDRAM執(zhí)行(18)下列可以在FPGA中穩(wěn)定運行的是( )A.在設(shè)計中同時存在大量同步和異步設(shè)計B.狀態(tài)機編碼采用二進制碼和獨熱碼混合形式C.使用很多已經(jīng)驗證好的IP核，但沒有做整體的仿真D.有的模塊采用時鐘上升沿，有的模塊采用時鐘下降沿(19)下列哪項不是PLL鎖相環(huán)的功能：()PLL可以優(yōu)化時鐘，故有效降低FPGA芯片的功耗。PLL核是集成在FPGA內(nèi)的硬IP核，故無論使用與否PLL都存在在FPGA中。C.使用PLL可以有效減少時鐘偏斜的現(xiàn)象D.PLL可以調(diào)整時鐘的頻率，占空比,相位等(20)下列關(guān)于存儲器的說法錯誤的是：()A.Norflash的的特點是寫入數(shù)據(jù)慢讀出數(shù)據(jù)快。多用于存儲指令。B.所有的Flash存儲器都存在“位交換”，故必須使用EDC/ECC算法以確保穩(wěn)定性Sram是靜態(tài)隨機存儲器，一般讀寫速度很快但容量較小。DDR是在SDRAM的基礎(chǔ)上提高一倍時鐘。(21)在FPGA設(shè)計中不屬于軟件硬件協(xié)同設(shè)計的是( )A.C2H(CtoHardware)硬件加速編譯器B.難于用軟件實現(xiàn)的部分功能用硬件實現(xiàn)C.在C程序中使用自定義外設(shè)的函數(shù)D.根據(jù)頂層設(shè)計要求，合理劃分軟硬件結(jié)構(gòu)(22)下列關(guān)于VerilogHDL模塊連接正確的是：()Module1 Modu1e2(.a(code1),.c1k(c1k),.rst(rst), .b(k1) )a是頂層模塊，code1是底層模塊。b是頂層模塊,k1是底層模塊。Modu1e1是底層模塊，Module2是頂層模塊。Module2的端口可以用re8類型定義(23)下列不屬于軟核處理器的是：()A.Leon3 B.OpenRisc1200C.MicroblazeD.MIPS

C.MicroblazeD.MIPS(24)關(guān)于SystemC和SystemVeri1og的說法正確的是(A.SystemC適合頂層建模,SystemVerilog適合驗證B.SystemVerilog適合頂層建模，SystemC適合驗證C.SystemVerilog是Verilog的升級版本D.SystemC可以直接轉(zhuǎn)換為RTL代碼-COS—II操作系統(tǒng)屬于：()A.順序執(zhí)行系統(tǒng) B.占先式實時操作系統(tǒng)C.非占先式實時操作系統(tǒng) D.分時操作系統(tǒng)uC/OS-II的任務(wù)調(diào)度策略是( )A.哪個任務(wù)的優(yōu)先級高就先執(zhí)行哪個任務(wù)B.高優(yōu)先級的任務(wù)會被低優(yōu)先級的任務(wù)搶占C.各自輪流執(zhí)行一段時間再讓出CPUD.如果某個任務(wù)一直得不到CPU資源,就會進入等待狀態(tài))B.用來表示一個事件的發(fā)D.實現(xiàn)兩個任務(wù)的同步(27)在uC/O)B.用來表示一個事件的發(fā)D.實現(xiàn)兩個任務(wù)的同步A.共享資源的控制生C.實現(xiàn)兩個任務(wù)之間信息的傳遞(28)下列關(guān)于uClinux的說法正確的是()A.uClinux是在linux的基礎(chǔ)上裁剪了內(nèi)核和應用程序庫。B.uClinux可以使用1inux的一部分命令C.uC1inux由于沒有MMU,故僅能運行在沒有MMU的處理器上D.uC1inux是硬實時的嵌入式操作系統(tǒng)(29)下列關(guān)于uClinux的說法正確的是:()A.uClinux是在linux的基礎(chǔ)上裁剪了內(nèi)核和應用程序庫。B.uClinux可以使用linux的一部分命令C.uClinux由于沒有MMU,故僅能運行在沒有MMU的處理器上D.uClinux是硬實時的嵌入式操作系統(tǒng)。(30)下列對I2C總線說法正確的是：()SCL線為高電平時，SDA線又低電平向高電平跳變表示數(shù)據(jù)傳輸?shù)拈_始。SCL線為低電平時,SDA線又低電平向高電平跳變表示數(shù)據(jù)傳輸?shù)慕Y(jié)束。SDA線是雙向的，而SCL線是單向的。D.在標準傳輸模式下,I2c總線的速度是400Kb/s

4、判斷題(在題后括號內(nèi)填入:J/X)NiosII處理器是可以配置成16位或32位的處理器。( )Avalon接口是一個同步協(xié)議的接口,所以Avalon總線不能與異步設(shè)備連接。()在SOPC設(shè)計中,SDRAM控制器核與SDRAM芯片之間需要PLL調(diào)整時鐘相位。()TOC\o"1-5"\h\zANSIC數(shù)據(jù)類型不能明確地定義數(shù)據(jù)的寬度。( )在SOPCBuilder中Auto-AssignIRQs能做出最好的IRQ分配。()在設(shè)計時可以將NiosII程序和FPGA配置數(shù)據(jù)同時存放在同一個Flash中,這就需要一個配置控制器來驅(qū)動Flash輸出配置數(shù)據(jù)以完成FPGA的配置。()在SOPCBuilder中定義CPU的復位地址在Flash,而在NiosIIIDE中程序被連接到Flash之外的存儲器，那么elf2flash實用程序?qū)⒃谟脩舫绦蚯安迦胍粋€Boot-copier。( )NiosII的定時器計數(shù)模式有兩種，一種是單次減1,另外一種是連續(xù)減1。( )通常處理器的異常地址都是固定的，但是NiosII處理器的異常地址是可以配置的。()NiosIIIDE不能使用asm/C/C++混合編程。()NiosII系統(tǒng)結(jié)構(gòu)中有32個32位的通用寄存器,8個32位控制寄存器。()Avalon接口是一個同步協(xié)議的接口。()(13)在較高頻率下SDRAM控制器核與SDRAM芯片之間需要PLL調(diào)整時鐘相位。()(14)NiosII的定時器控制器的特性之一是具有增1、減1兩種計數(shù)模式。()(15)在QuartusII編譯之前，對FPGA未使用的引腳一般要設(shè)置成Asinputtri—statedo()Flash的數(shù)據(jù)總線是三態(tài)的,NiosIICPU與Flash相連接時需要Avalonm態(tài)總線橋。()(17)在SOPCBuilder中定義CPU的復位地址在Flash,而在NiosIIIDE中用戶程序被連接Flash之外的地址，那么elf2flash實用程序?qū)⒃谟脩舫绦蚯安迦胍粋€Boot-copier。()(18)對于SDRAM控制器的數(shù)據(jù)引腳，可以與OUTPUT屬性的引腳相連，也可以與BIDIR屬性的引腳相連。()SOPCBuilder提供了一個組件編輯器，一個典型的組件主要有三部分組成:硬件文件、軟件文件和組件描述文件三部分組成。()

system』頭文件對SOPC硬件進行了軟件的描述。()(21)組合邏輯的輸出不受輸入信號的變化而變化。()ASIC比FPGA的設(shè)計流程長，但卻有批量的價格優(yōu)勢。( )(23)在verilog語言電路設(shè)計中，若某信號定義為reg變量，哪么它一定是一個觸發(fā)器的輸出信號。()(24)在仿真電路中,_'timescale1us/1ns偽指令定義了仿真電路的時間單位是lus。( )(25)在verilog語言電路設(shè)計中，always語句塊不可以描述組合電路，因為always語句塊中的輸出信號必須定義為reg變量。()(26)在verilog電路設(shè)計中，如果一個re8類型變量,在多個always語句塊中被賦值，如果仿真時沒有發(fā)現(xiàn)設(shè)計有問題，那么邏輯綜合也就不會出問題。()(27)在Verilog電路設(shè)計中要避免使用循環(huán)語句,因為這些語句是不可邏輯綜合的。()(28)在數(shù)字電路設(shè)計中,不要用多級邏輯產(chǎn)生的時鐘，這樣的時鐘容易有毛刺，導致存儲元件不能正確鎖存數(shù)據(jù)。()5、問答題/論述題EDA技術(shù)的含義和內(nèi)容是什么？比較電子系統(tǒng)傳統(tǒng)設(shè)計方法和采用EDA技術(shù)設(shè)計方法的區(qū)別。EDA技術(shù)有哪些突出的優(yōu)點？你認為EDA技術(shù)的核心是什么？請詳細說明理由。一個電子系統(tǒng)可由單片機技術(shù)實現(xiàn)，也可由EDA技術(shù)實現(xiàn)，請比較兩種方案各自的特點。Altera器件有哪些類型？各自特點是什么？CycloneII系列的FPGA器件的主要組成部分是什么？FPGA芯片中的LE、LUT代表什么含義,其作用是什么？ISP有什么意義？CPLD和FPGA有什么差異？在實際應用中各有什么特點？可編程器件是如何分類的？Altera新型系列可編程器件的內(nèi)部結(jié)構(gòu)有哪些變化？如何評價器件內(nèi)部的大容量存儲器和DSP塊？有哪些器件系列支持Nios^嵌入式處理器？QuartusII軟件有哪些主要的設(shè)計特性？QuartusII軟件有幾種設(shè)計流程，各流程之間的關(guān)系如何?

QuartusII軟件有幾種設(shè)計輸入方法?如何生成自己的功能模塊？(17)在全編譯過程中，各功能模塊有哪些設(shè)置特點?如何從編譯報告中查看設(shè)計性能？(18)功能仿真與時序仿真有什么區(qū)別？如何正確查看這兩種仿真結(jié)果的波形？(19)在QuartusII軟件中如何進行設(shè)計的引腳分配？(20)如何選擇編程硬件？如何改變器件的編程模式？(21)結(jié)合第2章內(nèi)容考慮,QuartusII軟件是如何實現(xiàn)與第三方EDA工具接口的？(22)當在ModelSim軟件中進行設(shè)計仿真時，為什么不能直接在Windows資源管理器中建立設(shè)計仿真庫，而必須在ModelSim中使用菜單操作或使用vlib、vmap命令完成？(23)如何在ModelSim軟件中設(shè)置Altera仿真庫？(24)在QuartusII軟件中如何設(shè)置后臺調(diào)用第三方綜合、仿真工具？(25)比較說明NiosII相對第一代Nios有哪些特點和優(yōu)勢？(26)簡述NiosII嵌入式系統(tǒng)的開發(fā)流程。(27)什么是SOPC技術(shù)？它的基本特征有哪些？(28)SOPCBuilder有哪些功能特點？(29)查看所安裝的SOPCBuilder中的模塊池，都有哪些可供用戶調(diào)用的模塊？(30)什么是LogicLock技術(shù)，在設(shè)計中為什么要使用LogicLock技術(shù)？(31)LogicLock區(qū)域有幾種類型，各有什么特點？(32)如何導出LogicLock區(qū)域約束?為什么要反向標注LogicLock區(qū)域？(33)在反向標注LogicLock區(qū)域布線信息時應注意什么？(34)為什么要使用SignalTaPII嵌入式邏輯分析儀？(35)結(jié)合實際邏輯分析儀功能，說明SignaITapI嵌入式邏輯分析儀的設(shè)置過程。(36)簡述FPGA穩(wěn)定性設(shè)計原則。(37)請以自己的語言描述什么是SOPC？一般SOPC系統(tǒng)應具有哪些基本組件？(38)請描述一下你對IP核的理解以及其類型，并簡要給出各類型的定義和特點。(39)請簡要寫出SOPC的設(shè)計流程，同時以數(shù)字鐘為例，畫出設(shè)計流程圖。(40)請簡要描述用戶自定義IP核的設(shè)計步驟。SOPC構(gòu)建系統(tǒng)，當添加某一外設(shè)時，此時外設(shè)相當于從設(shè)備，描述一些常用從設(shè)備與主機之間的接口信號類型及其寬度和方向。

(42)簡述SOPC開發(fā)流程和對SOPC的理解？(43)簡述IP核復用的好處。(44)硬核和軟核的區(qū)別。(45)乂0016和Mealy狀態(tài)機的異同？(46)如何理解可編程邏輯設(shè)計的面積和速度平衡與互換原則？(47)什么是同步設(shè)計，什么是異步設(shè)計？FPGA設(shè)計中為什么遵循同步設(shè)計原則?(48)VerilogHDL設(shè)計中阻塞賦值和非阻塞賦值有什么區(qū)別?舉例說明。(49)簡述FPGA設(shè)計中毛刺產(chǎn)生的條件及消除毛刺的簡單方法。6、綜合設(shè)計題在VerilogHDL中如何定義inout型的接口？系統(tǒng)的時鐘輸入是50MHz，請用Verilog設(shè)計一個分頻器得到10Hz的時鐘輸出。說明掃描矩陣鍵盤的工作原理用Verilog編寫去除按鍵抖動的代碼？(提示:認為只有一次按下是鍵盤抖動，三次按下才是有按鍵輸入)(4)用Verilog編寫8bit并行輸入1bit串行輸出的接口轉(zhuǎn)換模塊。(提示:注意輸入和輸出的時鐘)用Verilog編寫簡單的12c總線控制器，用來向從設(shè)備中的某個寄存器寫入一個確定的值。(提示：假設(shè)I2C總線從設(shè)備的地址為0x90，向0xAA寄存器寫入0x55)下圖所示為電